存储器装置的操作方法与流程-尊龙凯时官方app下载

文档序号:36388035发布日期:2023-12-15 03:18阅读:19来源:国知局

存储器装置的操作方法、存储器装置、设备及存储介质
技术领域
1.本公开涉及半导体技术领域,尤其涉及一种存储器装置的操作方法

存储器装置

设备及存储介质



背景技术:

2.电阻式随机存取存储器
(resistive random access memory

rram)
是一种非易失性存储器
。rram
可利用阻态的改变来存储数据

3.重置
(reset)
的目的是把
rram
的阻值状态由低阻态
(lrs)
变成高阻态
(hrs)
,由于此时
rram
的阻值小,压降
(ir drop)
效应明显,电流流经
mos
管后被分走了大部分电压,导致流过
rram
的电流小,较难重置
(reset)。
4.随着工艺节点的特征尺寸不断减小,器件源端和漏端之间的距离越来越短,然而由于在
rram
电路中,操作电压受
rram
特性影响无法减小,导致源漏之间电场增强,发生漏致势垒降低
(drain-induced barrier lowering

dibl)
以及随之产生的本体穿通
(bulk punch-through)

5.因此需要提出一种尊龙凯时官方app下载的解决方案来解决上述不同情况下产生的问题



技术实现要素:

6.本公开提供了一种存储器装置的操作方法

存储器装置

设备及存储介质,以至少解决现有技术中存在的以上技术问题

7.根据本公开的第一方面,提供了一种存储器装置的操作方法,包括:
8.提供半导体器件,所述半导体器件包括:衬底,位于所述衬底内的深n阱区,和位于所述深n阱区内的
p
阱区,以及位于所述
p
阱区中的多个晶体管结构,所述晶体管结构包括栅极,以为分别位于所述栅极两侧的源极和漏极;
9.对所述栅极的端口施加第一电压,对所述深n阱区的端口施加第二电压,以及对所述
p
阱区的端口施加第三电压;其中,
10.当执行第一操作时,所述第一电压等于0,所述第二电压为正电压,所述第三电压为负电压;
11.当执行第二操作时,所述第一电压为正电压,所述第二电压为正电压,所述第三电压为正电压

12.在一可实施方式中,所述方法还包括:
13.当执行第三操作时,所述第一电压等于0,所述第二电压为正电压,所述第三电压为正电压

14.在一可实施方式中,所述第二操作为初始化操作,所述第三操作为重置操作

15.在一可实施方式中,所述半导体器件还包括:阻变单元,所述阻变单元的一端通过第一连接层与所述漏极连接;位线,所述位线与所述阻变单元的另一端连接;源极线,所述源极线通过第二连接层与所述源极连接;字线,所述字线与所述栅极连接;
16.所述对所述栅极的端口施加第一电压,包括:经由所述字线对所述栅极的端口施加第一电压;
17.所述方法还包括:经由所述位线对所述漏极施加第四电压,其中,所述第四电压为正电压;经由所述源极线使所述源极接地

18.在一可实施方式中,当执行所述第一操作时,所述第三电压大于或等于-1v
且小于
0v

19.当执行所述第二操作或所述第三操作时,所述第三电压的范围为大于
0v
且小于或等于
1v。
20.根据本公开的第二方面,提供了一种存储器装置,所述存储器装置包括:
21.半导体器件,所述半导体器件包括:衬底,位于所述衬底内的深n阱区,和位于所述深n阱区内的
p
阱区,以及位于所述
p
阱区中的多个晶体管结构,所述晶体管结构包括栅极,以为分别位于所述栅极两侧的源极和漏极;
22.电压模块,其被配置为对所述栅极的端口施加第一电压,对所述深n阱区的端口施加第二电压,以及对所述
p
阱区的端口施加第三电压;其中,
23.当执行第一操作时,所述第一电压等于0,所述第二电压为正电压,所述第三电压为负电压;
24.当执行第二操作时,所述第一电压为正电压,所述第二电压为正电压,所述第三电压为正电压

25.在一可实施方式中,当执行第三操作时,所述第一电压等于0,所述第二电压为正电压,所述第三电压为正电压

26.在一可实施方式中,所述第二操作为初始化操作,所述第三操作为重置操作

27.在一可实施方式中,所述半导体器件还包括:阻变单元,所述阻变单元的一端通过第一连接层与所述漏极连接;位线,所述位线与所述阻变单元的另一端连接;源极线,所述源极线通过第二连接层与所述源极连接;字线,所述字线与所述栅极连接;
28.所述电压模块,其被配置为对所述栅极的端口施加第一电压,包括:所述电压模块经由所述字线对所述栅极的端口施加第一电压;
29.所述电压模块还被配置为经由所述位线对所述漏极施加第四电压,其中,所述第四电压为正电压;经由所述源极线使所述源极接地

30.在一可实施方式中,当执行所述第一操作时,所述第三电压的范围为大于或等于-1v
且小于
0v

31.当执行所述第二操作或所述第三操作时,所述第三电压的范围为大于
0v
且小于或等于
1v。
32.根据本公开的第三方面,提供了一种电子设备,包括:
33.至少一个处理器;以及
34.与所述至少一个处理器通信连接的存储器;其中,
35.所述存储器存储有可被所述至少一个处理器执行的指令,所述指令被所述至少一个处理器执行,以使所述至少一个处理器能够执行本公开所述的方法

36.根据本公开的第四方面,提供了一种存储有计算机指令的非瞬时计算机可读存储介质,所述计算机指令用于使所述计算机执行本公开所述的方法

37.本公开的存储器装置的操作方法

存储器装置

设备及存储介质,通过在衬底中形成深n阱区,深n阱区将衬底与
p
阱区隔离开,因此可以单独控制
p
阱区的电压

通过给定
p
阱区负压,使得晶体管结构不容易导通,从而能够有效降低
punch-through
带来的漏电流

同时,当正常初始化
(forming)
时,给定
p
阱区正压,使得晶体管结构容易导通,从而可以达到减小晶体管阈值电压从而增大导通电流
(idsat)。
38.应当理解,本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征,也不用于限制本公开的范围

本公开的其它特征将通过以下的说明书而变得容易理解

附图说明
39.通过参考附图阅读下文的详细描述,本公开示例性实施方式的上述以及其他目的

特征和优点将变得易于理解

在附图中,以示例性而非限制性的方式示出了本公开的若干实施方式,其中:
40.在附图中,相同或对应的标号表示相同或对应的部分

41.图1为相关技术中的半导体器件的电路图;
42.图2为相关技术中的晶体管结构的电路图;
43.图3为本体穿通效应下晶体管结构的漏极电流特性图;
44.图4为本公开实施例提供的存储器装置的操作方法的流程示意图;
45.图5为本公开实施例提供的半导体器件的结构示意图;
46.图6为本公开实施例提供的晶体管结构的电路图;
47.图7为执行第一操作的电路仿真结果图;
48.图8为执行第二操作的电路仿真结果图;
49.图9示出了本公开实施例一种电子设备的组成结构示意图

具体实施方式
50.为使本公开的目的

特征

优点能够更加的明显和易懂,下面将结合本公开实施例中的附图,对本公开实施例中的技术方案进行清楚

完整地描述,显然,所描述的实施例仅仅是本公开一部分实施例,而非全部实施例

基于本公开中的实施例,本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本公开保护的范围

51.图1为相关技术中的半导体器件的电路图

在相关技术中,
rram
使用的晶体管结构为
0.9v
器件,在操作过程中需要将
bl0
加高压,这种情况导致整个存储芯片发生漏致势垒降低和本体穿通的概率增大,并且由于压降的影响导致出现激励不足的情况

52.图2为相关技术中的晶体管结构的电路图,因为相关技术中的晶体管结构没有深n阱区,因此没法对
p
阱区,即图中的
bulk
端的电位单独进行控制,因此相关技术中的半导体器件更容易发生漏致势垒降低和本体穿通效应

53.图3为本体穿通效应下晶体管结构的漏极电流特性图,图
3(a)
示出了一个阈值以上区域存在严重本体穿通效应的例子,对于图
3(a)
示出的漏电压范围,器件都工作在穿通条件下


3(b)
所示为不同沟长器件亚阈值电流的漏致势垒降低效应和本体穿通效应,沟长为
7um
的器件展示了长沟道特性,即亚阈值电流与漏极电压无关,但对于
1.5um
沟长的器件,长沟道特性完全消失,亚阈值摆幅更差并且器件无法关断

因此,半导体器件发生漏致
势垒降低和本体穿通会对器件本身的性能产生影响,导致器件无法正常工作

54.下面将介绍本公开实施例提供的一种存储器装置的操作方法,图4为本公开实施例提供的存储器装置的操作方法的流程示意图,下面将结合图4的步骤
401-402
进行详细的说明

55.步骤
401
,参见图5,提供半导体器件
100
,所述半导体器件
100
包括:衬底
10
,位于所述衬底
10
内的深n阱区
11
,和位于所述深n阱区
11
内的
p
阱区
12
,以及位于所述
p
阱区
12
中的多个晶体管结构,所述晶体管结构包括栅极
21
,以为分别位于所述栅极
21
两侧的源极
22
和漏极
23。
56.在一些实施例中,衬底
10
可以为单质半导体材料衬底
(
例如为硅衬底

锗衬底等
)、
复合半导体材料衬底
(
例如为锗硅衬底等
)
,或绝缘体上硅衬底
(silicon on insulator

soi)、
绝缘体上锗
(germanium on insulator

goi)
衬底等

57.然后在衬底内
10
形成深n阱区
11
,在深n阱区
11
内形成
p
阱区
12
,并在
p
阱区
12
中形成多个晶体管结构,以此深n阱区
11
将衬底
10

p
阱区
12
隔离开,以此可以单独控制
p
阱区的电压

58.在一实施例中,所述晶体管结构包括栅极
21
,所述栅极
21
包括位于
p
阱区
12
上的栅极介质层
211
和位于所述栅极介质层
211
上的栅极导电层
212。
所述栅极介质层
211
的材料包括但不限于氧化物,例如氧化硅

所述栅极导电层
212
的材料可以是任意一种导电性能较好的材料,例如为钛
(ti)、
氮化钛
(tin)、
氮化钨
(wn)、

(w)、

(co)、

(pt)、

(pd)、

(ru)、

(cu)
中的任意一种

59.所述晶体管结构还包括位于所述栅极
21
两侧的源极
22
和漏极
23。
具体的,如图5所示,所述源极
22
和所述漏极
23
位于所述
p
阱区
12


在本公开实施例中,所述源极
22
和所述漏极
23
为n型掺杂区域

60.在一实施例中,所述半导体器件
100
还包括:阻变单元
40
,所述阻变单元
40
的一端通过第一连接层
31
与所述漏极
23
连接;位线
bl
,所述位线
bl
与所述阻变单元
40
的另一端连接;源极线
sl
,所述源极线
sl
通过第二连接层
32
与所述源极
22
连接;字线
wl
,所述字线
wl
与所述栅极
21
连接

61.具体的,所述第一连接层
31
包括从下到上依次设置的第一连接线
311、
第一导电层
312
和第二连接线
313。
62.在一实施例中,第一连接线
311
和第二连接线
313
的材料与第一导电层
312
的材料可包括金属材料

阻障金属材料或其组合等合适的导体材料

第一连接线
311
和第二连接线
313
的材料可以与第一导电层
312
的材料相同,也可以不同

63.在一实施例中,所述位线
bl、
所述源极线
sl
和所述字线
wl
的材料包括钨
(w)、

(cu)、

(ti)、

(ta)、
氮化钛
(tin)、
氮化钽
(tan)、
金属硅化物

金属合金或其任何组合

64.在一实施例中,所述半导体器件
100
还包括:位于所述
p
阱区
12
内的第一掺杂区
51、
位于深n阱区
11
内的第二掺杂区
52
和位于所述衬底
10
内的第三掺杂区
53。
所述第一掺杂区
51
用于接收施加在
p
阱区
12
上的电压,所述第二掺杂区
52
用于接收施加在深n阱区
11
上的电压,所述第三掺杂区
53
用于接收施加在衬底
10
上的电压

所述第一掺杂区
51

p
型掺杂区,所述第二掺杂区
52
为n型掺杂区,所述第三掺杂区
53

p
型掺杂区

65.图6为本公开实施例提供的晶体管结构的电路图

如图6所示,本公开实施例的晶
体管结构相比相关技术中的晶体管结构,多了深n阱区
(dnw)
,因此可以单独控制深n阱区
(dnw)

p
阱区
(bulk)
端的电位

66.步骤
402
,对所述栅极
21
的端口施加第一电压,对所述深n阱区
11
的端口施加第二电压,以及对所述
p
阱区
12
的端口施加第三电压;其中,当执行第一操作时,所述第一电压等于0,所述第二电压为正电压,所述第三电压为负电压;当执行第二操作时,所述第一电压为正电压,所述第二电压为正电压,所述第三电压为正电压

67.在本公开实施例中,通过在衬底中形成深n阱区,深n阱区将衬底与
p
阱区隔离开,因此可以单独控制
p
阱区的电压

通过给定
p
阱区负压,使得晶体管结构不容易导通,从而能够有效降低
punch-through
带来的漏电流

同时,当正常初始化
(forming)
时,给定
p
阱区正压,使得晶体管结构容易导通,从而可以达到减小晶体管阈值电压从而增大导通电流
(idsat)
68.在一实施例中,所述方法还包括:当执行第三操作时,所述第一电压等于0,所述第二电压为正电压,所述第三电压为正电压

69.在本公开实施例中,通过给定
p
阱区正压,以此重置回路通过
pn
结从
p
阱区导通,不存在晶体管的分压,较易操作,成功率高,并且所有
rram
共用一个
p
阱区,可以成片重置,减少操作时间

70.在一实施例中,所述第二操作为初始化
(forming)
操作,所述第三操作为重置
(reset)
操作

71.在一实施例中,所述对所述栅极
21
的端口施加第一电压,包括:经由所述字线
wl
对所述栅极
21
的端口施加第一电压;
72.所述方法还包括:经由所述位线
bl
对所述漏极
23
施加第四电压,其中,所述第四电压为正电压;经由所述源极线
sl
使所述源极
22
接地

73.如图6所示,所述衬底
10
的端口
(psub)
也接地

74.对于
mos
器件来说,衬底
(substrate)
和栅极
(gate)
的作用是一样的,既然
gate
上加正压才能开启晶体管,同样的衬底的负压就能抵消这种作用,因此对于
gate
而言,
substrate
的负压就是起到了增加阈值电压的作用,使晶体管更难被导通

在本公开实施例中,
p
阱区即相当于衬底

75.下面结合下列公式
(1)
对第一操作进行进一步说明,
[0076][0077]
其中,在公式
(1)
中,vth
为阈值电压,vth0
为零偏置条件下的阈值电压,
γ
为摆幅系数,为表面势垒高度,vsb
为源
/
漏极与衬底之间的反向电压,即,vsb
=vs-vb,通常vb
=vs
,但当衬底电压为负压,即vb
下降时,会使vsb
增大,从而增大了阈值电压vth

[0078]
图7为执行第一操作的电路仿真结果图

[0079]
在本实施例中,当半导体器件关断时,施加在栅极的端口的第一电压
vgs

0v
,施加在深n阱区的端口的第二电压
vdnw

0.9v
,施加在
p
阱区的端口的第三电压
vbulk
=-0.5v
,当
rram
阵列中串联了
1024

nmos
,且
nmos
的宽长比为
270
μ
m/270
μm的情况下,仿真结果如图7所示

[0080]
如图7所示,图中曲线
m0
为本公开实施例中的晶体管结构的仿真曲线,曲线
m1
为相
关技术中的晶体管结构的仿真曲线,当选取漏极电压
vd

2.5v
时,
m0
的漏电流为
3.596na

m1
的漏电流为
27.3291na
,由此可以看出,加入深n阱区后,通过给定
p
阱区负压,使得晶体管结构不容易导通,在器件关断状态下,关断电流
ioff
明显减小,从而能够达到减小
punch-through
的效果

[0081]
下面结合公式
(2)
对第二操作进行进一步说明,
[0082][0083]
其中,公式
(2)
中的
id为漏极电流,为
mos
管的宽长比,
μn为电子迁移率,cox
为氧化层电容,vgs
为栅源电压,vth
为阈值电压,vds
为漏源电压

[0084]
结合上述公式
(1)
,在本实施例中,当在衬底中施加正压,即
vbulk
为正压时,公式
(1)
中的阈值电压vth
减小,当vth
减小时,代入公式
(2)
中,得到漏极电流
id增大

[0085]
图8为执行第二操作的电路仿真结果图

[0086]
当半导体器件打开时,施加在栅极的端口的第一电压
vgs

1v
,施加在深n阱区的端口的第二电压
vdnw

0.9v
,施加在
p
阱区的端口的第三电压
vbulk

1v
,当
rram
阵列中串联了
1024

nmos
,且
nmos
的宽长比为
270
μ
m/270
μm的情况下,仿真结果如图8所示

[0087]
如图8所示,图中曲线
m0
为本公开实施例中的晶体管结构的仿真曲线,曲线
m1
为相关技术中的晶体管结构的仿真曲线,当选取漏极电压
vd

2.5v
时,
m0
的导通电流
idsat

35.7456ma

m1
的导通电流
idsat

31.96ma
,由此可以看出,加入深n阱区后,通过给定
p
阱区正压,使得晶体管结构容易导通,从而可以达到减小晶体管阈值电压从而增大导通电流
(idsat)
,以此增强了在正常导通时器件的导通特性

[0088]
在一实施例中,当执行所述第一操作时,所述第三电压大于或等于-1v
且小于
0v
;当执行所述第二操作或所述第三操作时,所述第三电压的范围为大于
0v
且小于或等于
1v。
[0089]
本公开实施例还提供了一种存储器装置,所述存储器装置包括:
[0090]
半导体器件
100
,所述半导体器件
100
包括:衬底
10
,位于所述衬底
10
内的深n阱区
11
,和位于所述深n阱区
11
内的
p
阱区
12
,以及位于所述
p
阱区
12
中的多个晶体管结构,所述晶体管结构包括栅极
21
,以为分别位于所述栅极
21
两侧的源极
22
和漏极
23(
参见图
5)。
[0091]
电压模块
(
未图示
)
,其被配置为对所述栅极
21
的端口施加第一电压,对所述深n阱区
11
的端口施加第二电压,以及对所述
p
阱区
12
的端口施加第三电压;其中,
[0092]
当执行第一操作时,所述第一电压等于0,所述第二电压为正电压,所述第三电压为负电压;
[0093]
当执行第二操作时,所述第一电压为正电压,所述第二电压为正电压,所述第三电压为正电压

[0094]
在一些实施例中,衬底
10
可以为单质半导体材料衬底
(
例如为硅衬底

锗衬底等
)、
复合半导体材料衬底
(
例如为锗硅衬底等
)
,或绝缘体上硅衬底
(silicon on insulator

soi)、
绝缘体上锗
(germanium on insulator

geoi)
衬底等

[0095]
然后在衬底内
10
形成深n阱区
11
,在深n阱区
11
内形成
p
阱区
12
,并在
p
阱区
12
中形成多个晶体管结构,以此深n阱区
11
将衬底
10

p
阱区
12
隔离开,以此可以单独控制
p
阱区的电压

[0096]
在一实施例中,所述晶体管结构包括栅极
21
,所述栅极
21
包括位于
p
阱区
12
上的栅极介质层
211
和位于所述栅极介质层
211
上的栅极导电层
212。
所述栅极介质层
211
的材料包括但不限于氧化物,例如氧化硅

所述栅极导电层
212
的材料可以是任意一种导电性能较好的材料,例如为钛
(ti)、
氮化钛
(tin)、
氮化钨
(wn)、

(w)、

(co)、

(pt)、

(pd)、

(ru)、

(cu)
中的任意一种

[0097]
所述晶体管结构还包括位于所述栅极
21
两侧的源极
22
和漏极
23。
具体的,如图5所示,所述源极
22
和所述漏极
23
位于所述
p
阱区
12


在本公开实施例中,所述源极
22
和所述漏极
23
为n型掺杂区域

[0098]
在一实施例中,所述半导体器件
100
还包括:阻变单元
40
,所述阻变单元
40
的一端通过第一连接层
31
与所述漏极
23
连接;位线
bl
,所述位线
bl
与所述阻变单元
40
的另一端连接;源极线
sl
,所述源极线
sl
通过第二连接层
32
与所述源极
22
连接;字线
wl
,所述字线
wl
与所述栅极
21
连接

[0099]
具体的,所述第一连接层
31
包括从下到上依次设置的第一连接线
311、
第一导电层
312
和第二连接线
313。
[0100]
在一实施例中,第一连接线
311
和第二连接线
313
的材料与第一导电层
312
的材料可包括金属材料

阻障金属材料或其组合等合适的导体材料

第一连接线
311
和第二连接线
313
的材料可以与第一导电层
312
的材料相同,也可以不同

[0101]
在一实施例中,所述位线
bl、
所述源极线
sl
和所述字线
wl
的材料包括钨
(w)、

(cu)、

(ti)、

(ta)、
氮化钛
(tin)、
氮化钽
(tan)、
金属硅化物

金属合金或其任何组合

[0102]
在一实施例中,所述半导体器件
100
还包括:位于所述
p
阱区
12
内的第一掺杂区
51、
位于深n阱区
11
内的第二掺杂区
52
和位于所述衬底
10
内的第三掺杂区
53。
所述第一掺杂区
51
用于接收施加在
p
阱区
12
上的电压,所述第二掺杂区
52
用于接收施加在深n阱区
11
上的电压,所述第三掺杂区
53
用于接收施加在衬底
10
上的电压

所述第一掺杂区
51

p
型掺杂区,所述第二掺杂区
52
为n型掺杂区,所述第三掺杂区
53

p
型掺杂区

[0103]
在一实施例中,
[0104]
当执行第三操作时,所述第一电压等于0,所述第二电压为正电压,所述第三电压为正电压

[0105]
在本公开实施例中,通过给定
p
阱区正压,以此重置回路通过
pn
结从
p
阱区导通,不存在晶体管的分压,较易操作,成功率高,并且所有
rram
共用一个
p
阱区,可以成片重置,减少操作时间

[0106]
在一实施例在中,所述第二操作为初始化操作,所述第三操作为重置操作

[0107]
在一实施例中,所述电压模块,其被配置为对所述栅极
21
的端口施加第一电压,包括:所述电压模块经由所述字线
wl
对所述栅极
21
的端口施加第一电压;
[0108]
所述电压模块还被配置为经由所述位线
bl
对所述漏极
23
施加第四电压,其中,所述第四电压为正电压;经由所述源极线
sl
使所述源极
22
接地

[0109]
如图6所示,所述衬底
10
的端口
(psub)
也接地

[0110]
在一实施例中,当执行所述第一操作时,所述第三电压的范围为大于或等于-1v
且小于
0v
;当执行所述第二操作或所述第三操作时,所述第三电压的范围为大于
0v
且小于或等于
1v。
[0111]
根据本公开的实施例,本公开还提供了一种电子设备和一种可读存储介质

[0112]
图9示出了可以用来实施本公开的实施例的示例电子设备
900
的示意性框图

电子设备旨在表示各种形式的数字计算机,诸如,膝上型计算机

台式计算机

工作台

个人数字助理

服务器

刀片式服务器

大型计算机

和其它适合的计算机

电子设备还可以表示各种形式的移动装置,诸如,个人数字处理

蜂窝电话

智能电话

可穿戴设备和其它类似的计算装置

本文所示的部件

它们的连接和关系

以及它们的功能仅仅作为示例,并且不意在限制本文中描述的和
/
或者要求的本公开的实现

[0113]
如图9所示,设备
900
包括计算单元
901
,其可以根据存储在只读存储器
(rom)902
中的计算机程序或者从存储单元
908
加载到随机访问存储器
(ram)903
中的计算机程序,来执行各种适当的动作和处理


ram 903
中,还可存储设备
900
操作所需的各种程序和数据

计算单元
901、rom902
以及
ram903
通过总线
904
彼此相连

输入
/
输出
(i/o)
接口
905
也连接至总线
904。
[0114]
设备
900
中的多个部件连接至
i/o
接口
905
,包括:输入单元
906
,例如键盘

鼠标等;输出单元
907
,例如各种类型的显示器

扬声器等;存储单元
908
,例如磁盘

光盘等;以及通信单元
909
,例如网卡

调制解调器

无线通信收发机等

通信单元
909
允许设备
900
通过诸如因特网的计算机网络和
/
或各种电信网络与其他设备交换信息
/
数据

[0115]
计算单元
901
可以是各种具有处理和计算能力的通用和
/
或专用处理组件

计算单元
901
的一些示例包括但不限于中央处理单元
(cpu)、
图形处理单元
(gpu)、
各种专用的人工智能
(ai)
计算芯片

各种运行机器学习模型算法的计算单元

数字信号处理器
(dsp)、
以及任何适当的处理器

控制器

微控制器等

计算单元
901
执行上文所描述的各个方法和处理,例如存储器装置的操作方法

例如,在一些实施例中,存储器装置的操作方法可被实现为计算机软件程序,其被有形地包含于机器可读介质,例如存储单元
908。
在一些实施例中,计算机程序的部分或者全部可以经由
rom 902

/
或通信单元
909
而被载入和
/
或安装到设备
900


当计算机程序加载到
ram 903
并由计算单元
901
执行时,可以执行上文描述的存储器装置的操作方法的一个或多个步骤

备选地,在其他实施例中,计算单元
901
可以通过其他任何适当的方式
(
例如,借助于固件
)
而被配置为执行存储器装置的操作方法

[0116]
本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统

集成电路系统

场可编程门阵列
(fpga)、
专用集成电路
(asic)、
专用标准产品
(assp)、
芯片上系统的系统
(soc)、
负载可编程逻辑设备
(cpld)、
计算机硬件

固件

软件


/
或它们的组合中实现

这些各种实施方式可以包括:实施在一个或者多个计算机程序中,该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和
/
或解释,该可编程处理器可以是专用或者通用可编程处理器,可以从存储系统

至少一个输入装置

和至少一个输出装置接收数据和指令,并且将数据和指令传输至该存储系统

该至少一个输入装置

和该至少一个输出装置

[0117]
用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写

这些程序代码可以提供给通用计算机

专用计算机或其他可编程数据处理装置的处理器或控制器,使得程序代码当由处理器或控制器执行时使流程图和
/
或框图中所规定的功能
/
操作被实施

程序代码可以完全在机器上执行

部分地在机器上执行,作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行

[0118]
在本公开的上下文中,机器可读介质可以是有形的介质,其可以包含或存储以供指令执行系统

装置或设备使用或与指令执行系统

装置或设备结合地使用的程序

机器可读介质可以是机器可读信号介质或机器可读储存介质

机器可读介质可以包括但不限于电子的

磁性的

光学的

电磁的

红外的

或半导体系统

装置或设备,或者上述内容的任何合适组合

机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接

便携式计算机盘

硬盘

随机存取存储器
(ram)、
只读存储器
(rom)、
可擦除可编程只读存储器
(eprom
或快闪存储器
)、
光纤

便捷式紧凑盘只读存储器
(cd-rom)、
光学储存设备

磁储存设备

或上述内容的任何合适组合

[0119]
为了提供与用户的交互,可以在计算机上实施此处描述的系统和技术,该计算机具有:用于向用户显示信息的显示装置
(
例如,
crt(
阴极射线管
)
或者
lcd(
液晶显示器
)
监视器
)
;以及键盘和指向装置
(
例如,鼠标或者轨迹球
)
,用户可以通过该键盘和该指向装置来将输入提供给计算机

其它种类的装置还可以用于提供与用户的交互;例如,提供给用户的反馈可以是任何形式的传感反馈
(
例如,视觉反馈

听觉反馈

或者触觉反馈
)
;并且可以用任何形式
(
包括声输入

语音输入或者

触觉输入
)
来接收来自用户的输入

[0120]
可以将此处描述的系统和技术实施在包括后台部件的计算系统
(
例如,作为数据服务器
)、
或者包括中间件部件的计算系统
(
例如,应用服务器
)、
或者包括前端部件的计算系统
(
例如,具有图形用户界面或者网络浏览器的用户计算机,用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互
)、
或者包括这种后台部件

中间件部件

或者前端部件的任何组合的计算系统中

可以通过任何形式或者介质的数字数据通信
(
例如,通信网络
)
来将系统的部件相互连接

通信网络的示例包括:局域网
(lan)、
广域网
(wan)
和互联网

[0121]
计算机系统可以包括客户端和服务器

客户端和服务器一般远离彼此并且通常通过通信网络进行交互

通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系

服务器可以是云服务器,也可以为分布式系统的服务器,或者是结合了区块链的服务器

[0122]
应该理解,可以使用上面所示的各种形式的流程,重新排序

增加或删除步骤

例如,本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行,只要能够实现本公开公开的技术方案所期望的结果,本文在此不进行限制

[0123]
此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量

由此,限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征

在本公开的描述中,“多个”的含义是两个或两个以上,除非另有明确具体的限定

[0124]
以上所述,仅为本公开的具体实施方式,但本公开的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本公开揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本公开的保护范围之内

因此,本公开的保护范围应以所述权利要求的保护范围为准

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