一种非易失性触发器及非易失性触发器阵列-尊龙凯时官方app下载

文档序号:36392781发布日期:2023-12-15 11:54阅读:15来源:国知局


1.本发明涉及电子电路技术领域,具体涉及一种非易失性触发器及非易失性触发器阵列



背景技术:

2.随着物联网和人工智能的不断发展,对于物联网终端设备比如智能移动设备

可穿戴设备

传感器网络等等的低功耗要求越来越高

随着特征尺寸的减少和电路规模的增加,待机功耗成为影响总功耗的重要因素,尤其对于能源供应不稳定

频繁掉电重启的物联网设备

3.传统的非易失系统大多使用集中的
nvm(non-volatile memory
,非易失存储器
)
核保存片上
sram(static random-access memory
,静态随机存取存储器
)

ff(flip-flop
,触发器
)
中的数据,完全关闭系统来减少待机功耗

但该方式实现的是串行数据传输,备份和恢复速度慢,功耗高

而使用非易失性逻辑集成
sram、ff、tcam(ternary contentaddressable memory
,三态内容寻址存储器
)

nvm
器件在一个单元中,分别构成非易失性
sram
,非易失性
ff
和非易失性
tcam
,能够使非易失性逻辑实现位到位

并行的数据传输,备份
/
恢复的速度快

功耗低,极大地降低了与断电操作相关的功耗和等待时间

4.现有的铁电存储器利用铁电不同极化状态存储数据“0”和“1”,通过铁电极化翻转电荷对
bl(
位线,
bit line)
上的电容充电,检测
bl
上的电压变化对铁电存储器进行读取

在先进工艺节点下,对于面积的要求越来越高,小尺寸铁电电容的读取裕度越来越小,读取的错误率增加而可靠性降低



技术实现要素:

5.对此,本技术提供一种非易失性触发器及非易失性触发器阵列,以解决现有先进工艺节点下,使用铁电存储器的方案,在面积越来越小时铁电电容的读取裕度越来越小,读取错误率增加且可靠性降低的问题

6.为实现上述目的,本发明实施例提供如下技术方案:
7.本发明第一方面公开了一种非易失性触发器,包括:主从级触发器及非易失性存储单元;
8.其中,所述主从级触发器用于接收输入信号,并在时钟信号满足传输条件时,将所述输入信号传输至第一输出端和第二输出端;
9.所述非易失性存储单元用于在接收到数据存储控制信号时,通过相应的增益单元将所述第一输出端和所述第二输出端上的数据进行存储;在接收到数据恢复控制信号时,通过相应的增益单元将存储数据恢复至所述第一输出端和第二输出端

10.可选地,上述的非易失性触发器中,所述主从级触发器包括:主级触发器和从级触发器;
11.其中,所述主级触发器的输入端作为所述主从级触发器的输入端,接收所述输入
信号;所述主级触发器的输出端与所述从级触发器的输入端相连;
12.所述从级触发器的第一输出端作为所述主从级触发器的第一输出端;
13.所述从级触发器的第二输出端作为所述主从级触发器的第二输出端

14.可选地,上述的非易失性触发器中,所述主级触发器,包括:第一传输门

第二传输门

第一反相器及第二反相器;
15.其中,所述第一传输门的输入端作为所述主级触发器的输入端,所述第一传输门的输出端分别与所述第二传输门的输入端和所述第一反相器的输入端相连;
16.所述第二传输门的输出端与所述第二反相器的输出端相连,所述第一反相器的输出端与所述第二反相器的输入端相连,连接点作为所述主级触发器的输出端

17.可选地,上述的非易失性触发器中,所述从级触发器,包括:第三传输门

第四传输门

第三反相器及第四反相器;
18.其中,所述第三传输门的输入端作为所述从级触发器的输入端,所述第三传输门的输出端分别与所述第四传输门的输入端和所述第三反相器的输入端相连;
19.所述第三反相器的输出端与所述第四反相器的输入端相连,连接点作为所述从级触发器的第一输出端;
20.所述第四反相器的输出端与所述第四传输门的输出端相连,连接点作为所述从级触发器的第二输出端

21.可选地,上述的非易失性触发器中,所述主级触发器和所述从级触发器均为
cmos
触发器

22.可选地,上述的非易失性触发器中,所述非易失性存储单元,包括:第一存储晶体管

第二存储晶体管

第一恢复晶体管

第二恢复晶体管

第一增益单元及第二增益单元;
23.其中,所述第一存储晶体管的漏极与所述第一恢复晶体管的漏极相连,连接点作为所述非易失性存储单元的第一输入端,与所述主从级触发器的第二输出端相连;
24.所述第一存储晶体管的源极与所述第一增益单元的第一输入端相连;所述第一恢复晶体管的源极与所述第二增益单元的第二输入端相连;
25.所述第二存储晶体管的漏极与所述第二恢复晶体管的漏极相连,连接点作为所述非易失性存储单元的第二输入端,与所述主从级触发器的第一输出端相连;
26.所述第二存储晶体管的源极与所述第二增益单元的第一输入端相连;所述第二恢复晶体管的源极与所述第一增益单元的第二输入端相连;
27.所述第一存储晶体管的栅极和所述第二存储晶体管的栅极接收所述数据存储控制信号;
28.所述第一恢复晶体管的栅极和所述第二恢复晶体管的栅极接收所述数据恢复控制信号

29.可选地,上述的非易失性触发器中,所述第一增益单元,包括:第一增益晶体管

第一存取晶体管及第一铁电电容;
30.其中,所述第一铁电电容的一端连接极板线,所述第一铁电电容的另一端分别与所述第一增益晶体管的源极和所述第一存取晶体管的栅极相连,连接点作为所述第一增益单元的第一输入端;
31.所述第一增益晶体管的栅极连接字线,所述第一增益晶体管的漏极连接位线;
32.所述第一存取晶体管的漏极作为所述第一增益单元的第二输入端,所述第一存储晶体管的源极接地

33.可选地,上述的非易失性触发器中,所述第二增益单元,包括:第二增益晶体管

第二存取晶体管及第二铁电电容;
34.其中,所述第二铁电电容的一端连接极板线,所述第二铁电电容的另一端分别与所述第二增益晶体管的源极和所述第二存取晶体管的栅极相连,连接点作为所述第二增益单元的第一输入端;
35.所述第二增益晶体管的栅极连接字线,所述第二增益晶体管的漏极连接位线;
36.所述第二存取晶体管的漏极作为所述第二增益单元的第二输入端,所述第二存取晶体管的源极接地

37.可选地,上述的非易失性触发器中,所述主从级触发器在时钟信号上升沿将所述输入信号传输至所述第一输出端和所述第二输出端

38.本技术第二方面公开了一种非易失性触发器阵列,包括:若干个如第一方面公开的任一项所述的非易失性触发器,各个所述非易失性触发器并联,各个所述非易失性触发器复用增益单元中的存取晶体管和增益晶体管

39.本发明提供的非易失性触发器,包括:主从级触发器及非易失性存储单元;其中,主从级触发器用于接收输入信号,并在时钟信号满足传输条件时,将输入信号传输至第一输出端和第二输出端;非易失性存储单元用以在接收到数据存储控制信号时,通过相应的增益单元将第一输出端和第二输出端上的数据进行存储;在接收到数据恢复信号时,通过相应的增益单元将存储数据恢复至第一输出端和第二输出端,也即,本方案通过增益单元能够放大铁电电容的极化翻转电荷,解决了现有先进工艺节点下,使用铁电存储器的方案,在面积越来越小时铁电电容的读取裕度小

读取错误率高且可靠性降低的问题,提高了非易失性存储单元的恢复率和可靠性

附图说明
40.为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据提供的附图获得其他的附图

41.图1为本技术实施例提供的一种非易失性触发器的结构示意图;
42.图2为本技术实施例提供的一种非易失性触发器的电路图;
43.图3为本技术实施例提供的一种非易失性触发器的操作时序图;
44.图4为本技术实施例提供的一种非易失触发器阵列的结构示意图;
45.图5为本技术实施例提供的一种非易失触发器阵列的电路图

具体实施方式
46.下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚

完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例

基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他
实施例,都属于本发明保护的范围

47.本技术实施例提供一种非易失性触发器,以解决现有先进工艺节点下,使用铁电存储器的方案,在面积越来越小时铁电电容的读取裕度越来越小,读取的错误率增加而可靠性降低的问题

48.请参见图1,所述非易失性触发器主要包括:主从级触发器
100
及非易失性存储单元
102。
49.其中,主从级触发器
100
用于接收输入信号,并在时钟信号满足传输条件时,将输入信号传输至第一输出端和第二输出端

50.实际应用中,主从级触发器
102
可以在时钟信号上升沿将输入信号传输至第一输出端和第二输出端

51.其中,如图2所示,该主从级触发器
100
可以包括:主级触发器
1001
和从级触发器
1002。
其中,主级触发器
1001
的输入端作为主从级触发器
100
的输入端,接收输入信号;主级触发器
1001
的输出端与从级触发器
1002
的输入端相连

从级触发器
1002
的第一输出端作为主从级触发器
100
的第一输出端

从级触发器
1002
的第二输出端作为主从级触发器
100
的第二输出端

52.具体的,同样如图2所示,该主级触发器
1001
可以包括:第一传输门
tg1、
第二传输门
tg2、
第一反相器
pi1
及第二反相器
pi2。
53.其中,第一传输门
tg1
的输入端作为主级触发器
1001
的输入端,第一传输门
tg1
的输出端分别与第二传输门
tg2
的输入端和第一反相器
pi1
的输入端相连

54.第二传输门
tg2
的输出端与第二反相器
pi2
的输出端相连,第一反相器
pi1
的输出端与第二反相器
pi2
的输入端相连,连接点作为主级触发器
1001
的输出端

55.需要说明的是,第一传输门
tg1
和第二传输门
tg2
在第二控制信号输入端
(
图中的
clkb
端口
)
的信号为1时,将输入端的信号传递至输出端;在第二控制信号输入端的信号为0时,将输入端和输出端之间的开路

56.还需要说明的是,第一传输门和第二传输门的第一控制信号输入端
(
图中的
clk
端口
)
与第二控制信号输入端接收的信号互为反相信号,也可称为互补信号

具体的,第一控制信号输入端可以接收时钟信号
(
图中的
clk)
,第二控制信号输入端可以接收时钟信号的反相信号
(
图中的
clkb)。
57.具体的,同样可如图2所示,该从级触发器可以包括:第三传输门
tg3、
第四传输门
tg4、
第三反相器
pi3
及第四反相器
pi4。
58.其中,第三传输门
tg3
的输入端作为从级触发器
1002
的输入端,第三传输门
tg3
的输出端分别与第四传输门
tg4
的输入端和第三反相器
pi3
的输入端相连

59.第三反相器
pi3
的输出端与第四反相器
pi4
的输入端相连,连接点作为从级触发器
1002
的第一输出端
q。
60.第四反相器
pi4
的输出端与第四传输门
tg4
的输出端相连,连接点作为从级触发器
1002
的第二输出端

61.需要说明的是,第三传输门
tg3
和第四传输门
tg4
在第二控制信号输入端
(
图中接收
clkb
的端口
)
的信号为1时,将输入端的信号传递至输出端;在第二控制信号输入端的信号为0时,将输入端和输出端之间的开路

62.还需要说明的是,第三传输门
tg3
和第四传输门
tg4
的第一控制信号输入端
(
图中接收
clk
的端口
)
与第二控制信号输入端接收的信号互为反相信号,也可称为互补信号

具体的,第一控制信号输入端可以接收时钟信号
(
图中的
clk)
,第二控制信号输入端可以接收时钟信号的反相信号
(
图中的
clkb)。
63.还需要说明的是,实际应用中,该主级触发器
1001
和从级触发器
1002
可以均为
coms
触发器;当然,并不仅限于此,还可以是现有的其他类型触发器,视具体应用环境和用户需求确定即可,均属于本技术的保护范围

64.非易失性存储单元
102
用于在接收到数据存储控制信号时,通过相应的增益单元将第一输出端和第二输出端上的数据进行存储;在接收到数据恢复控制信号时,通过相应的增益单元将存储数据恢复至第一输出端和第二输出端

65.实际应用中,如图2所示,该非易失性存储单元
102
可以包括:第一存储晶体管
t1、
第二存储晶体管
t5、
第一恢复晶体管
t7、
第二恢复晶体管
t3、
第一增益单元
1021
及第二增益单元
1022。
66.其中,第一存储晶体管
t1
的漏极与第一恢复晶体管
t7
的漏极相连,连接点作为非易失性存储单元
102
的第一输入端,与主从级触发器
100
的第二输出端相连

67.第一存储晶体管
t1
的源极与第一增益单元
1021
的第一输入端相连;第一恢复晶体管
t7
的源极与第二增益单元
1022
的第二输入端相连

68.第二存储晶体管
t5
的漏极与第二恢复晶体管
t3
的漏极相连,连接点作为非易失性存储单元
102
的第二输入端,与主从级触发器
100
的第一输出端相连

69.第二存储晶体管
t5
的源极与第二增益单元
1022
的第一输入端相连;第二恢复晶体管
t3
的源极与第一增益单元
1021
的第二输入端相连

70.第一存储晶体管
t1
的栅极和第二存储晶体管
t5
的栅极接收数据存储控制信号
str。
71.第一恢复晶体管
t7
的栅极和第二恢复晶体管
t3
的栅极接收数据恢复控制信号
rstr。
72.具体的,同样如图2所示,该第一增益单元
1021
可以包括:第一增益晶体管
t2、
第一存取晶体
t4
管及第一铁电电容
c1。
其中,第一铁电电容
c1
的一端连接极板线
pl(plate line)
,第一铁电电容
c1
的另一端分别与第一增益晶体管
t2
的源极和第一存取晶体管
t4
的栅极相连,连接点作为第一增益单元
1021
的第一输入端;第一增益晶体管
t2
的栅极连接字线
wl(word line)
,第一增益晶体管
t2
的漏极连接位线
bl
;第一存取晶体管
t4
的漏极作为第一增益单元
1021
的第二输入端,第一存储晶体管
t4
的源极接地

73.需要说明的是,实际应用中,可以通过第一增益晶体管
t2、
字线
wl、
位线
bl、
极板线
pl
对第一铁电电容
c1
进行写入和读取

第一铁电电容
c1
的一端与第一存取晶体管
t4
的栅极相连,在极板线
pl
上施加电压对第一铁电电容
c1
破坏性读取

读取时通过第一铁电电容
c1
对较小的第一存取晶体管
t4
栅电容充电来放大第一铁电电容
c1
的极化翻转电荷

通过检测第一存取晶体管
t4
的漏极电流大小来确定第一铁电电容
c1
中存储的数据

74.同样如图2所示,该第二增益单元
1022
可以包括:第二增益晶体管
t6、
第二存取晶体管
t8
及第二铁电电容
c2。
其中,第二铁电电容
c2
的一端连接极板线
pl
,第二铁电电容
c2
的另一端分别与第二增益晶体管
t6
的源极和第二存取晶体管
t8
的栅极相连,连接点作为第二
增益单元
1022
的第一输入端;第二增益晶体管
t6
的栅极连接字线
wl
,第二增益晶体管
t6
的漏极连接位线
bl
;第二存取晶体管
t8
的漏极作为第二增益单元
1022
的第二输入端,第二存取晶体管
t8
的源极接地

75.同理,实际应用中,同样也可以通过第二增益晶体管
t6、
字线
wl、
位线
bl、
极板线
pl
对第二铁电电容
c2
进行写入和读取

第二铁电电容
c2
的一端与第二存取晶体管
t8
的栅极相连,在极板线
pl
上施加电压对第二铁电电容
c2
破坏性读取

读取时通过第二铁电电容
c2
对较小的第二存取晶体管
t8
栅电容充电来放大第二铁电电容
c2
的极化翻转电荷

通过检测第二存取晶体管
t8
的漏极电流大小来确定第二铁电电容
c2
中存储的数据

76.需要说明的是,非易失性存储单元
102
中的存储晶体管和恢复晶体管在主从级触发器
100
处于正常工作模式时关闭,隔离非易失性存储单元
102
对主从级触发器
100
的影响,也即该非易失性触发器
102
处于触发器模式,数据存储控制信号和数据恢复控制信号均为低电平
(0)
,非易失性触发器
102
中的铁电电容被悬空

在电源关闭时,也即接收到数据存储控制信号时,将存储晶体管打开,第一输出端和第二输出端中的数据分别存储进第一铁电电容
c1
和第二铁电电容
c2
中,也即该非易失性触发器
102
处于数据存储模式

在电源打开时,也即接收到数据恢复控制信号时,将恢复晶体管打开,将第一铁电电容
c1
和第二铁电电容
c2
中的数据恢复到第一输出端和第二输出端上,也即该非易失性触发器
102
处于数据恢复模式,如此,便可减少待机功耗,也可以应对系统频繁的断电和恢复

77.需要说明的是,实际应用中,结合图2,该非易失性触发器在数据存储模式下具有如下工作过程:先通过第一增益晶体管
t2、
第二增益晶体管
t6、
字线
wl、
位线
bl、
极板线
pl
将第一铁电电容
c1
和第二铁电电容
c2
编程到极化状态“0”。
再将第一存储晶体管
t1
和第二存储晶体管
t5
导通,负脉冲电压
(-1.6v)
施加给极板线
pl。
如果第二输出端
qb
为逻辑“1”,第二输出端
qb
上的电压为
vdd(0.9v)。
在极板线
pl
的负脉冲电压到来后第一铁电电容
c1
上的电压差为-2.5v。
第一铁电电容
c1
极化状态发生改变,变为状态“1”。
如果第一输出端q为逻辑“0”,第一输出端q上的电压为
0v。
在极板线
pl
的负脉冲电压到来后,第二铁电电容
c2
上的电压差为-1.6v。
第二铁电电容
c2
虽然有极小的极化损失但仍然保持状态“0”。
第一输出端q和第二输出端
qb
的数据被保存在第一铁电电容
c1
和第二铁电电容
c2
中,两个铁电电容极化状态相反

78.同样结合图2,在数据恢复模式下具有如下工作过程:先通过第一增益晶体管
t2、
第二增益晶体管
t6、
字线
wl、
位线
bl
将中间节点
n1

n2
预充至电压值
0。
再将正脉冲电压
(2.5v)
施加给极板线
pl
,对第一铁电电容
c1
和第二铁电电容
c2
进行破坏性读取

不管原始铁电电容的存储信息是“0”还是“1”,铁电电容器的极化状态都将达到正饱和状态,即状态“0”。
如果第一铁电电容
c1
中极化状态为“1”,那么第一铁电电容
c1
极化状态发生翻转并对第一存取晶体管
t4
的栅电容充电,栅电压增加使第一存取晶体管
t4
处于饱和区

如果第二铁电电容
c2
中极化状态为“0”,那么第二铁电电容
c2
极化状态不发生翻转,虽然会释放出电荷对第二存取晶体管
t8
栅电容充电,但电荷量较小,第二存储晶体管
t8
处于截止区

最后,
vdd
恢复的同时数据恢复控制信号
rstr
施加高电平开启第一恢复晶体管
t3
和第二恢复晶体管
t7
,由于第一存取晶体管
t4
和第二存储晶体管
t8
处于不同的状态,第一存储晶体管
t4
的源漏电阻远远小于第二存储晶体管
t8


因此,第二输出端
qb
节点通过高电阻接地,第一输出端q节点通过低电阻接地,第二输出端
qb
恢复“1”,第一输出端q恢复“0”。
79.需要说明的是,实际应用中,非易失性触发器
102
的操作时序图可如图3所示

80.结合上述,可知本技术提供的非易失性触发器可以在断电时将输出节点数据存储至对应的铁电电容中,在电源恢复时将数据恢复,节省待机功耗,可适用于低功耗应用场景

并且,该非易失性触发器能够实现位到位

并行的数据传输,备份
/
恢复的速度快

功耗低,极大地降低了与断电操作相关的功耗和等待时间,能够在电源恢复时快速恢复数据,也适用于频繁断电重启的系统

81.基于上述原理,本实施例提供的非易失性触发器,包括:主从级触发器
100
及非易失性存储单元
102
;其中,主从级触发器
100
用于接收输入信号,并在时钟信号满足传输条件时,将输入信号传输至第一输出端和第二输出端;非易失性存储单元
102
用以在接收到数据存储控制信号时,通过相应的增益单元将第一输出端和第二输出端上的数据进行存储;在接收到数据恢复信号时,通过相应的增益单元将存储的数据恢复至第一输出端和第二输端,也即,本方案通过增益单元能够放大铁电电容的极化翻转电荷,解决了现有先进工艺节点下,使用铁电存储器的方案,在面积越来越小时铁电电容的读取裕度越来不够的问题,提高了非易失性存储单元的恢复率和可靠性

82.值得说明的是,现有还存在利用磁阻式存储器
(mram)、
阻变式存储器
(reram)
和铁电存储器
(feram)
开发的多种非易失性触发器
(nvff)
,其主要有单边结构和双边结构

其中,单边结构利用单个非易失器件来保存触发器的数据,这样的
nvff
单元可靠性和恢复率较低

双边结构利用两个互补的非易失器件来保存触发器的数据,这样的
nvff
单元面积较大

功耗高

而本技术提供的非易失性触发器虽然也采样双边结构,但是主从级触发器处于正常工作模式时关闭,可以减少待机功耗

此外,现有不同的非易失器件也存在着不同的问题,
mram
的电阻比小,恢复率低,而本技术提供的非易失性触发器通过增益单元放大先进工艺节点下小尺寸铁电电容的读取信号,提高
nvff
单元的恢复率

最后,该
rram
还存在漏电流增加了静态功耗,而本提供的非易失性触发器中的存储晶体管和恢复晶体管在触发器的正常模式下处于关闭状态,没有漏电流,待机功耗为
0。
83.基于上述实施例提供的非易失性触发器,本技术另一实施例还提供了一种非易失性触发器阵列,请参见图4和图5,该非易失性触发器阵列可以包括:若干个如上述任一实施例所述的非易失性触发器,各个非易失性触发器并联,各个非易失性触发器复用增益单元中的存取晶体管和增益晶体管

84.实际应用中,非易失性触发器阵列中各个非易失性触发器的第一增益单元可以复用第一增益晶体管
(
图5中的
t2)
和第一存取晶体管
(
图5中的
t4)
;各个非易失性触发器的第二增益单元可以复用第二增益晶体管
(
图5中的
t6)
和第二存取晶体管
(
图5中的
t8)
,从而减小阵列面积

85.本说明书中的各个实施例中记载的特征可以相互替换或者组合,各个实施例之间相同相似的部分互相参见即可,每个实施例重点说明的都是与其他实施例的不同之处

尤其,对于系统或系统实施例而言,由于其基本相似于方法实施例,所以描述得比较简单,相关之处参见方法实施例的部分说明即可

以上所描述的系统及系统实施例仅仅是示意性的,其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的,作为单元显示的部件可以是或者也可以不是物理单元,即可以位于一个地方,或者也可以分布到多个网络单元上

可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目


本领域普通技术人员在不付出创造性劳动的情况下,即可以理解并实施

86.专业人员还可以进一步意识到,结合本文中所公开的实施例描述的各示例的单元及算法步骤,能够以电子硬件

计算机软件或者二者的结合来实现,为了清楚地说明硬件和软件的可互换性,在上述说明中已经按照功能一般性地描述了各示例的组成及步骤

这些功能究竟以硬件还是软件方式来执行,取决于技术方案的特定应用和设计约束条件

专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能,但是这种实现不应认为超出本发明的范围

87.对所公开的实施例的上述说明,使本领域专业技术人员能够实现或使用本发明

对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的,本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下,在其它实施例中实现

因此,本发明将不会被限制于本文所示的这些实施例,而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围

88.还需要说明的是,在本文中,诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序

而且,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程

方法

物品或者设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程

方法

物品或者设备所固有的要素

在没有更多限制的情况下,由语句“包括一个
……”
限定的要素,并不排除在包括所述要素的过程

方法

物品或者设备中还存在另外的相同要素

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