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文档序号:36175631发布日期:2023-11-25 01:28阅读:83来源:国知局
用于功率的制作方法
用于功率mosfet的屏蔽接触件布局
1.相关申请的交叉引用
2.本专利申请要求于
2022
年3月
21
日提交的美国非临时申请号
17/655,579
的优先权和权益,该美国专利申请要求于
2021
年3月
26
日提交的美国临时专利申请号
63/166,242
的优先权和权益,其据此全文以引用方式并入本文

3.本专利申请要求于
2021
年3月
26
日提交的美国临时专利申请号
63/166,242
的优先权和权益,该专利申请据此全文以引用方式并入本文

技术领域
4.本说明书涉及屏蔽栅极沟槽
mosfet
中的接触件



背景技术:

5.埋入式多晶硅屏蔽电极被用在屏蔽栅极沟槽
mosfet
中,以用于电荷平衡和减小器件的漏极-源极导通电阻
(rds
on
)。
然而,与多晶硅屏蔽电极相关联的电阻和杂散电容可
(
例如
)
通过在器件电路中的非箝位电感切换
(uis)
期间导致不期望的栅极跳动或低雪崩能力来影响器件的电气性能,或以其它方式影响应用效率

随着半导体器件
(
例如,器件单元尺寸
)
和平版印刷设计规则的缩小,越来越难以在半导体器件
(
例如,屏蔽栅极沟槽
mosfet)
中制造低电阻埋入式多晶硅屏蔽电极,以避免或减少例如栅极跳动和不良的雪崩能力



技术实现要素:

6.以一般方面而言,一种器件包括在半导体衬底中以纵向方向延伸的第一方向类型的多个沟槽,以及以横向方向延伸并与该第一方向类型的该多个沟槽相交的第二方向类型的沟槽

该纵向方向与该横向方向正交

该第二方向类型的该沟槽与所相交的该第一方向类型的该多个沟槽中的每个沟槽流体连通

7.该器件进一步包括屏蔽多晶硅层,其设置在该第一方向类型的该多个沟槽和该第二方向类型的该沟槽中;多晶硅间介电层
(ipl)
和栅极多晶硅层,其在该第一方向类型的该多个沟槽和该第二方向类型的该沟槽中设置在该屏蔽晶硅层上方;以及至该屏蔽多晶硅层的电接触件,其设置在置于该第二方向类型的该沟槽中的该多晶硅间介电层和该栅极多晶硅层中的开口内

8.以一般方面而言,一种器件包括:第一方向类型的多个纵向沟槽和纵向台面,其跨半导体衬底以纵向方向平行地延伸;以及第二方向类型的侧向沟槽,其以与该纵向方向正交的横向方向延伸并与该第一方向类型的该多个纵向沟槽和纵向台面垂直地相交

该侧向沟槽与该第一方向类型的该多个纵向沟槽流体连通

该侧向沟槽将该多个纵向沟槽和纵向台面中的每者分割成该侧向沟槽的第一侧上的第一区段纵向沟槽和第一区段台面,以及与该侧向沟槽的该第一侧相对的第二侧上的第二区段纵向沟槽和第二区段纵向台面,该侧向沟槽与该多个第一区段纵向沟槽和第二区段纵向沟槽中的每者流体连通

9.该器件进一步包括屏蔽多晶硅层,其设置在该多个纵向沟槽和该侧向沟槽中;多
晶硅间介电层
(ipl)
和栅极多晶硅层,其在该多个纵向沟槽和该侧向沟槽中设置在该屏蔽多晶硅层上方;以及通过至少一个绝缘体加衬导电插头至该屏蔽多晶硅层的电接触件,绝缘体加衬导电插头延伸穿过设置在该侧向沟槽中的该多晶硅间介电层和该栅极多晶硅层

10.以一般方面而言,一种方法包括在半导体衬底中限定第一类型的多个沟槽

该第一类型的该多个沟槽以纵向方向延伸

该方法进一步包括限定以侧向方向延伸并与该第一类型的该多个沟槽相交的第二类型的沟槽

该第二类型的该沟槽与所相交的该第一类型的该多个沟槽中的每个沟槽流体连通

该方法进一步包括:在该第一类型的该多个沟槽和该第二类型的该沟槽中设置屏蔽多晶硅层;在该第一类型的该多个沟槽和该第二类型的该沟槽中将多晶硅间介电层
(ipd)
和栅极多晶硅层设置在该屏蔽多晶硅层上方;以及通过设置在该第二类型的该沟槽中的该多晶硅间介电层和该栅极多晶硅层中的开口形成至该屏蔽多晶硅层的电接触件

附图说明
11.图1示出示例性器件掩模布局的一部分

12.图
2a
示出示例性屏蔽栅极沟槽
mosfet
器件的一部分

13.图
2b
示出图
2a
的器件的一部分的横剖视图

14.图
2c
示出图
2a
的器件的一部分的另一横剖视图

15.图3示出屏蔽栅极沟槽
mosfet
器件的另一示例

16.图4示出屏蔽栅极沟槽
mosfet
器件的又一示例

17.图5示出屏蔽栅极沟槽
mosfet
器件的进一步示例

18.图6示出屏蔽栅极沟槽
mosfet
器件的再一示例

19.图7示出屏蔽栅极沟槽
mosfet
器件的附加示例

20.图8示出屏蔽栅极沟槽
mosfet
器件的又一附加示例

21.图9示出示例性方法

具体实施方式
22.金属氧化物半导体场效应晶体管
(mosfet)
器件在许多功率切换应用中使用

在典型的
mosfet
器件中,响应于所施加的栅极电压,栅极电极提供器件的导通和关断控制

例如,在n型增强型
mosfet
中,响应于超过固有阈值电压的正栅极电压,当在
p
型主体区中形成导电性n型反型层
(
即沟道区
)
时,发生导通

反型层将n型源极区连接到n型漏极区,并且允许这些区之间的多数载流子传导

23.在沟槽
mosfet
器件中,栅极电极形成在沟槽中,该沟槽从半导体材料诸如硅的主表面
(
也可称为半导体区
)
向下
(
例如,垂直向下
)
延伸

进一步地,屏蔽电极可在该沟槽中的栅极电极下方形成
(
并经由电极间或多晶硅间介电质而绝缘
)。
沟槽
mosfet
器件中的电流流动主要是垂直的
(
例如,在n掺杂漂移区中
)
,并且因此,器件单元可以更密集地进行封装

器件单元可例如包括包含该栅极电极和屏蔽电极的沟槽和包含器件的漏极

源极

主体和沟道区的邻接台面

24.沟槽
mosfet
器件的电流处理能力是由其栅极沟道宽度决定的

为了使成本最小化,可能重要的是,使晶体管的管芯面积大小尽可能小,并且通过在
mosfet
管芯的整个区域
上方重复形成多孔结构来增加沟道表面区域的宽度
(
即,增加“沟道密度”)。
一种增加沟道密度
(
并因此增加沟道宽度
)
的方式是:减小器件单元的大小,并且在给定的表面区域中,按较小的间距,封装更多的器件单元

25.示例性沟槽
mosfet
器件可包括数百或数千个器件单元
(
各自包括沟槽和邻接台面
)
的阵列

器件单元在本文可称为沟槽-台面单元,因为每个器件单元在几何上包括沟槽和台面
(
或两个半边台面
)
结构

屏蔽电极和栅极电极可在沿台面
(
例如,台面
102)
而延长
(
例如,沿其对准
)
的线性沟槽
(
例如,沟槽
101)
之内形成

该屏蔽电极和栅极电极可由多晶硅
(
例如,“n
屏蔽多晶硅”和“n
栅极多晶硅”)
制成并且通过介电层
(
例如,多晶硅间介电
(ipd)

112
,图
2b)
彼此隔离

例如,该
ipd
层可以为氧化物层

该屏蔽电极和栅极电极也通过介电层
(
例如,屏蔽介电层和栅极介电层
)
与台面中的硅隔离

26.为了确保每个单元适当的电接触,“平面条纹”结构通常用于在半导体管芯表面上制作的沟槽
mosfet。
在平面条纹结构中,将沟槽
(
例如,线性沟槽
)
内的栅极电极
(“栅极”)
和屏蔽电极
(“屏蔽多晶硅”)
设置为:在纵向条纹中,沿沟槽的长度延长
(
例如,沿其对准
)。
包括栅极电极和屏蔽电极的沟槽可以被称为有源沟槽,该栅极电极
(
例如,由栅极多晶硅制成
)
沿有源沟槽的长度设置在屏蔽电极
(
例如,由屏蔽多晶硅制成
)
的顶部
(
或上方
)。
该有源沟槽中的栅极多晶硅通过栅极流道
(
例如,栅极金属
)
暴露并接触于条纹端部,并且沟槽中的屏蔽电极
(
屏蔽多晶硅
)
在沿该有源沟槽长度的一定位置处暴露并被带到表面
(
通过掩蔽步骤
)
而用于通过源极金属接触

27.在现代沟槽
mosfet
器件
(
例如,具有窄线宽
)
中,屏蔽电阻是影响器件效率和性能的因素

较低的屏蔽电阻可以通过在有源沟槽中制作至屏蔽多晶硅的多个接触件
(
例如,通过在多个位置处将屏蔽多晶硅垂直提升穿过栅极多晶硅至表面以制作与源极金属的多个屏蔽接触件
)
而获得

28.将屏蔽多晶硅
(
从栅极多晶硅的正下方
)
垂直提升至表面使沿有源沟槽的长度延伸的栅极多晶硅的连续性中断或断开

通过垂直提升至表面的屏蔽多晶硅的每个实例,栅极多晶硅沿着有源沟槽的长度被分成两个不连续的节段

在示例性实施方式中,在条纹端部处的两个隔开的栅极流道或栅极金属条
(
例如,在例如图6和图7中所示的栅极金属
710-1、710-2)
可能需要接触由垂直提升通过有源沟槽至表面的屏蔽多晶硅的单个实例而创建的两个不连续的栅极多晶硅节段

沿有源沟槽的长度将屏蔽多晶硅垂直提升穿过栅极多晶硅至表面的多个实例可导致若干隔离的栅极多晶硅节段,其为浮接
(
即,未由两个隔开的栅极流道连接
)
,并且因此需要多个栅极流道来接触每个栅极多晶硅节段,其占据管芯面积

29.本文的公开内容描述了示例性器件配置或布局以用于制造至屏蔽电极的接触件,该屏蔽电极在制造于半导体衬底中的
mosfet
器件的有源沟槽中埋入栅极电极下方

制造至屏蔽多晶硅的接触件
(
例如,金属

金属合金

金属硅化物

导电多晶硅或其它导电材料接触件
)
,该屏蔽多晶硅在垂直于并横跨有源沟槽的屏蔽连接沟槽中埋入栅极多晶硅下方

屏蔽连接沟槽可以是有源沟槽侧面的沟槽部分

接触件是通过垂直绝缘体加衬
(
例如,氧化物加衬
)
开口制作,该开口从顶表面延伸穿过覆盖于屏蔽电极的栅极多晶硅
(
和其它介电质,例如层间介电质
)
以到达埋入式屏蔽多晶硅

埋入式屏蔽多晶硅被留在栅极多晶硅下方的适当位置,并且未被提升至表面

相反,至屏蔽多晶硅的接触件通过在开口中沉积导电材料
(
例如,金属


)
来制成

栅极多晶硅在屏蔽连接沟槽中围绕开口在水平平面中绕线,以保
留栅极电极在接触件的一侧上的有源沟槽的一部分和在接触件的相对侧上的有源沟槽的对应部分中的连续性

30.图1示出屏蔽栅极沟槽
mosfet
器件
(
例如,图
2a、

2b
和图
2c
的器件
200)
的示例性器件掩模布局
100
的一部分,其中器件中可制作屏蔽电极的多个接触件

图1示出例如在
x-y
平面中的器件掩模布局
100(x-y
平面可沿着晶体管器件的硅晶片或半导体衬底的平面对准
)。
31.为了便于描述,本文可参考例如图1的页面上所示的
x
轴和y轴来描述本发明所公开的沟槽
mosfet
器件的特征
(
例如,沟槽
101

105、
台面
102

)
的相对朝向或坐标

垂直于该页面的
x-y
平面的方向
(
例如,z轴
)
可被称为垂直方向或垂直轴

该z方向可以为向下进入该半导体衬底的深度的方向,并且可与例如在该半导体衬底中制作的
mosfet
器件中的沟槽的深度的方向对准

进一步地,为了视觉清晰,图1中示出器件掩模布局
100
中沟槽
/
器件单元阵列的有限数量的沟槽
/
器件单元
(
例如,3至5个沟槽
/
器件单元
)。
如前所述,实际的
mosfet
器件可包括数百或数千个沟槽
/
器件单元的阵列,这可例如通过
(
例如,在
x
方向上
)
重复示例性器件掩模布局
100
中所示的有限阵列结构来获得

32.如图1中所示,器件掩模布局
100
包括器件彼此平行
(
例如,基本上平行
)
延伸
(
例如,以y方向
)
的多个有源沟槽
(
即,纵向沟槽
101)。
台面
102
可形成在成对的纵向沟槽
101
之间

沟槽
101
和台面
102
可分别为
(
例如,以y方向延伸
)
线性沟槽和线性台面

沟槽
101
和台面
102
可分别具有均匀宽度
wt

wm(
例如,在
x
方向上的水平宽度
)。
器件元件
(
例如,源极区和主体区
(
未示出
))
可在台面
102
中形成,并且例如通过源极接触区
103
处的源极金属
(
未示出
)
接触

该器件元件
(
例如,源极区和主体区
)
可例如通过器件掩模布局
100
的区段
104
中的n型源极和漏极
(nsd)
注入来形成

33.虽然在图
1(
以及本文中的其他图
)
中仅示出少量的沟槽
101
和台面
102(
例如,四个沟槽和三个台面
)
,但是应当注意,实际的
mosfet
器件可包括数百或数千个沟槽
/
器件单元的阵列,这可例如通过
(
例如,在
x
方向上
)
重复图中所示的沟槽和台面结构或图案来获得

34.水平或侧向沟槽
(
例如,屏蔽连接沟槽
105)(
侧沟槽
)
可侧向
(
例如,在
x
方向上
)
延伸,以在沿着y轴的距离y处拦截和横穿
(
即,截断
)
沟槽
101
和台面
102。
屏蔽连接沟槽
105
可以例如在y方向上具有垂直宽度
wv。
屏蔽连接沟槽
105
可以有效地将每个纵向沟槽
101
和每个台面
102
分割成两个区段
(
例如,纵向沟槽
101
的上部区段在器件掩模布局
100
于y方向上处于屏蔽连接沟槽
105
上方的上部区域
(
例如,区域
10u)
中,且沟槽
101
的下部区段在器件掩模布局
100
于y方向上处于屏蔽连接沟槽
105
下方的下部区域
(
例如,区域
10l)

)。
沟槽
(
即,沟槽
101
和沟槽
105)
可具有约相同的深度
(
未示出
)(
例如,参考于台面
102
的顶表面
)。
35.在示例性实施方式中,在屏蔽连接沟槽
105
的任一侧上
(
即,上方和下方
)
的纵向沟槽
101
的两个区段
(
即,上部区域
10u
中的纵向沟槽
101
的上部区段及下部区域
10l
中的对应沟槽
101
的下部区段
)
可在水平
x
方向上对准
(
即,如图1中针对从页面右侧数起的第二最垂直沟槽所示出,共享或位于共同的y轴
yt

)。
36.屏蔽连接沟槽
105
可以与沟槽
101
的分割区段中的每个流体连通
(
换句话说,屏蔽连接沟槽
105
具有至沟槽
101
的分割区段中的每个的物理开口,使得流体
(
即,无固定形状的气体或液体
)
可以轻松地从屏蔽连接沟槽
105
通过开口流入沟槽
101
的分割区段中的每个中,或反之亦然
)。
器件的屏蔽电极和栅极电极
(
未示出
)
可以例如通过在沟槽
101

105
中沉
积屏蔽多晶硅和栅极多晶硅而形成在沟槽
101


屏蔽多晶硅和栅极多晶硅可由多晶硅间介电
(ipd)

(
图1中未示出
)
分离

37.屏蔽连接沟槽
105
中的屏蔽多晶硅可被暴露
(
用于在沟槽
101

105
中制作通过一个或多个开口
(
例如,开口
106)
至屏蔽电极的接触件,该一个或多个开口从栅极多晶硅的顶表面穿过屏蔽连接沟槽
105
中的栅极多晶硅和
ipd
层制成以到达下面的屏蔽多晶硅

在示例性实施方式中,绝缘体加衬导电插头
(
例如,至少在图
2a、

2b
和图
2c
中所示的绝缘体加衬导电插头
116)
可在开口
106
中制成

绝缘体加衬导电插头
116
可以例如包括以导电材料
109(

2a)
制成的导电中心部分,其以由氧化物
110(

2a)
制成的同心绝缘外部部分围绕

38.在示例性实施方式中,重新参考器件掩模布局
100(

1)
,开口
106
可首先填以氧化物
(
例如,氧化物
110
,图
2a)
或其它绝缘体,并且随后,另一开口可制作成穿过氧化物或其它绝缘体填充物以形成绝缘体加衬开口
(
例如,开口
16)
,以再次到达下面的屏蔽多晶硅

在图1所示的器件掩模布局
100
中,该另一绝缘体加衬开口
(
即,开口
16)
在开口
106
内侧以虚线格式被示为矩形

39.金属或其它导电材料
(
例如,导电材料
109
,图
2a)
可以沉积在氧化物加衬开口
16
中,以与下面的屏蔽多晶硅建立电接触件,以用于与例如器件的源极金属
(
例如,源极金属
720
,图6至图
9)
连接

40.在示例性实施方式中,沿着形成在开口
106
中的绝缘体加衬导电插头
116
的一侧或围绕该绝缘体加衬导电插头而沉积在屏蔽连接沟槽
105
中的栅极多晶硅可提供跨屏蔽连接沟槽
105
在沟槽
101
中的栅极电极的结构和电连续性
(
换言之,上部区域
10u
中的沟槽
101
的区段中的栅极多晶硅与下部区域
10u
中的沟槽
101
的对应区段中的栅极多晶硅是连续的
)。
41.在示例性实施方式中,开口
106

16(
以及绝缘体加衬导电插头
116)

x-y
平面中可具有正方形形状

矩形形状

圆形形状

椭圆形形状

或任何其他形状

在示例性实施方式中,如图1所示,开口
106
可具有矩形形状,其例如具有沿
x
方向的宽度
wo
和沿y方向的长度
lo。
在示例性实施方式中,宽度
wo
可大于

等于或小于台面
102
的宽度
wm。
42.在示例性实施方式中,对于具有
25v

30v
的击穿电压
bvdss

mosfet
,沟槽
101
可具有例如在约
0.2
μm至
1.0
μ
m(
例如,
0.3
μ
m)
的范围内的宽度
wt
;台面
102
可具有例如在约
0.2
μm至
1.0
μ
m(
例如,
0.3
μ
m)
的范围内的宽度
wm
;屏蔽接触沟槽
105
可具有例如在约
0.5
μm至
2.0
μ
m(
例如,
1.0
μ
m)
的范围内的宽度
wv
;绝缘体加衬导电插头
116
可具有在约
0.3
μm至
2.0
μ
m(
例如,
1.4
μ
m)
的范围内的宽度
wo
以及在约
0.3
μm至
1.2
μ
m(
例如,
0.6
μ
m)
的范围内的长度
lo
;并且接触开口
16
可具有在约
0.1
μm至
1.8
μ
m(
例如,
1.0
μ
m)
的范围内的
x
方向宽度以及在约
0.1
μm至
1.0
μ
m(
例如,
0.2
μ
m)
的范围内的y方向长度

43.对于具有高于
30v
的击穿电压
bvdss

mosfet
,前述特征的尺寸
(
例如,沟槽
101
宽度
wt、
台面
102
的宽度
wm、
屏蔽接触沟槽
105
的宽度
wv、
绝缘体加衬导电插头
116
的宽度
wo
和长度
lo
以及接触开口
16
的宽度和长度
)
可以大于上文针对具有
25v

30v
的击穿电压
bvdss

mosfet
给定的示例性数值

44.在示例性实施方式中,多个开口
106
的阵列
(
例如,阵列
106a)
可以在屏蔽连接沟槽
105
中沿着
x
轴设置,以形成绝缘体加衬导电插头
116
的对应阵列
116a(

2a)。
45.在示例性实施方式中,如图
2a
所示,屏蔽连接沟槽
105
中的绝缘体加衬导电插头
116
可以在y方向上与上部区域
10u
的台面
102
和下部区域
10l
的对应台面
102
对准
(
换句话
说,每个绝缘体加衬导电插头
116、
上部区域
10u
的台面
102
以及下部区域
10l
的对应台面
102
可以在y方向上全部沿着共同轴
(
例如,轴
ym
,图
2a)
放置
)。
46.图
2a
示出具有栅极电极的示例性屏蔽栅极沟槽
mosfet
器件
200
,该栅极电极在制成为栅极电极下方的至屏蔽多晶硅的屏蔽接触件周围是连续的并且未被中断
(
即,无中断
)。
在示例性实施方式中,器件
200
可使用例如器件掩模布局
100
制造

在图
2a
所示的示例中,器件
200
包含以y方向延伸的有源沟槽
101
和台面
102
,以及跨沟槽
101
和台面
102
侧向
(
例如,以
x
方向
)
延伸的水平屏蔽连接沟槽
105(
侧沟槽
)。
在水平屏蔽连接沟槽
105
的上方和下方以y方向延伸的有源沟槽
101(
和台面
102)
的对应区段可在
x
方向上彼此对准
(
换句话说,上方的沟槽
101
的区段和下方的对应沟槽
101
的区段可共享共同y轴
(
例如,轴
yt)
且不在
x
方向上相对于彼此交错
)。

2a
示出例如水平屏蔽连接沟槽
105
上方的沟槽
101
的区段
101-u
和下方的对应沟槽
101
的区段
101-l
,其在共同y轴
(
即,
yt)
上对准

类似地,水平屏蔽连接沟槽
105
上方和下方的台面
102
的相邻区段在共同y轴
(
即,
ym)
上对准

47.在示例性实施方式中,沿着绝缘体加衬导电插头
116
的一侧或周围沉积在屏蔽连接沟槽
105
中的栅极多晶硅可跨屏蔽连接沟槽
105
在沟槽
101
中提供栅极电极的结构和电连续性
(
换言之,在屏蔽连接沟槽
105
中,上部区域
10u
中的沟槽
101
的区段中的栅极多晶硅与下部区域
10u
中的沟槽
101
的对应区段中的栅极多晶硅是连续的
)。
48.栅极氧化物
107
可以生长或沉积在与有源沟槽
101
和屏蔽连接沟槽
105
邻接的台面
102
的侧壁上

栅极多晶硅层
108
可以沉积在有源沟槽
101
和屏蔽连接沟槽
105
中,以在先前沉积在沟槽中的屏蔽多晶硅层
(
屏蔽多晶硅层
111
,图
2b)
和多晶硅间介电
(ipd)

112(ipd

112
,图
2b)
上方形成栅极电极

屏蔽多晶硅层和
ipd
层在图
2a
中不可见,因为它们被埋入在栅极多晶硅
108
下方

49.在器件
200
中,埋入式屏蔽多晶硅层与通过屏蔽连接沟槽
105
中的栅极多晶硅
108

ipd 112
的层制成的垂直绝缘体加衬导电插头
116
的阵列
(
例如,阵列
116a)
接触

每个绝缘体加衬导电插头
116
可以包括由绝缘内衬围绕的导电中心部分

在示例性实施方式中,绝缘内衬可由绝缘材料
(
例如,氧化物
110)
制成,并且随后导电中心部分可由导电材料
109(
例如,钨
)
制成

每个绝缘体加衬导电插头的导电材料
109(
例如,钨
)
可以电接触埋入器件
200
中的栅极多晶硅
108

ipd

112
下方的屏蔽多晶硅

沿着并围绕垂直绝缘体加衬导电插头
116
的栅极多晶硅
108
可以跨屏蔽连接沟槽
105
维持形成在有源沟槽
101
中的栅极电极的电连续性

50.至埋入式屏蔽多晶硅层的电接触件由至少一个绝缘体加衬导电插头
116
制成,该导电插头穿过设置在屏蔽连接沟槽
105
中的多晶硅间介电层
112
和栅极多晶硅层
108
以到达埋入式屏蔽多晶硅层

51.在示例性实施方式中,屏蔽连接沟槽
105
中的垂直绝缘体加衬导电插头
116
可以等于
(
或约等于
)
与屏蔽连接沟槽
105
相交的有源沟槽
101(
或台面
102)
的数量

进一步地,在示例性实施方式中,如图
2a
所示,每个绝缘体加衬导电插头
116
可以设置在上部区域
10a
中的台面
102
的区段与下部区域
10l
中的台面
102
的对应区段之间的空间中

每个绝缘体加衬导电插头
116
可以具有矩形形状,其在
x
方向上具有宽度
wo
并且在y方向上具有长度
lo。
在示例性实施方式中,如先前所提及,宽度
wo
可大于

等于或小于台面
102
的宽度
wm。
在例如图
2a
所示的示例性实施方式中,宽度
wo
可以是长度
lo
的约两倍至三倍大

52.图
2b
和图
2c
示出器件
200
的部分的横剖视图


2b
示出跨例如上部区域
10a
中的台面
102
的区段的一部分和下部区域
10l
中的台面
102
的对应区段的一部分

屏蔽连接沟槽
105
以及绝缘体加衬导电插头
116(
设置在台面
102
之间
)
的横剖视图
(

z-y
平面中沿着图
2a
的线
a-a
截取
)。
绝缘体加衬导电插头
116
包括被同心绝缘外部部分
(
例如,氧化物
110)
围绕的导电中心部分
(
例如,导电材料
109)。

2b
示出绝缘体加衬导电插头
116
,其通过栅极多晶硅
108

ipd 112
以到达屏蔽连接沟槽
105
中的埋入式屏蔽多晶硅层
111。
绝缘体加衬导电插头
116
的导电中心部分的导电材料
109(
例如钨
)
电接触屏蔽连接沟槽
105
中的埋入式屏蔽多晶硅层
111。
埋入式屏蔽多晶硅层
111
可以通过介电层
(
例如,氧化物层
113)
与屏蔽连接沟槽
105
的底部和侧面隔离

53.图
2c
示出跨例如沿着屏蔽连接沟槽
105
的一部分和两个绝缘体加衬导电插头
116
的横剖视图
(

z-x
平面中沿着图
2a
的线
b-b
截取
)。

2c
示出例如两个绝缘体加衬导电插头
116
,其通过栅极多晶硅
108

ipd 112
以到达屏蔽连接沟槽
105
中的埋入式屏蔽多晶硅层
111。
如图
2b
中,该两个绝缘体加衬导电插头
116
中的每个绝缘体加衬导电插头包括被同心绝缘外部部分
(
例如,氧化物
110)
围绕的导电中心部分
(
例如,导电材料
109)。
导电材料
109(
例如钨
)
电接触屏蔽连接沟槽
105
中的埋入式屏蔽多晶硅层
111。
54.如先前所提及,在图
2a
所示的示例性实施方式中,在水平屏蔽连接沟槽
105
的上方和下方以y方向延伸的有源沟槽
101(
和台面
102)
的对应区段在
x
方向上彼此对准,并且在
x
方向上不相对于彼此交错

屏蔽连接沟槽
105
与具有非交错区段的纵向沟槽
101
的相交可以创建沟槽的四向
(x-y)
交叉,如图
2a
中的箭头
11
所示

55.图3示出具有栅极电极的另一示例性屏蔽栅极沟槽
mosfet
器件
300
,该栅极电极在制成为水平屏蔽连接沟槽中的栅极电极下方的至屏蔽多晶硅的屏蔽接触件周围是连续的并且未被中断
(
例如,无中断
)。
在器件
300
中,在水平屏蔽连接沟槽
105
的上方和下方以y方向延伸的有源沟槽
101(
和台面
102)
的对应区段在
x
方向上相对于彼此交错,例如在
x
方向上以距离
ds
彼此交错

屏蔽连接沟槽
105
可用作纵向沟槽
101
的交错区段的终端沟槽,并且可以创建沟槽的三向
(x-x-y)
交叉,如图3中的箭头
12
所示

在一些处理条件下,处理沟槽的三向交叉可优于处理沟槽的四向交叉
(
箭头
11
,图
2a)。
56.图4和图5示出具有栅极电极的其他示例性屏蔽栅极沟槽
mosfet
器件
(
即,分别为器件
400
和器件
500)
,该栅极电极在制成为水平屏蔽连接沟槽中的栅极电极下方的至屏蔽多晶硅的屏蔽接触件周围是连续的并且未被中断

在器件
400
和器件
500
中,如在器件
200
中,在水平屏蔽连接沟槽
105
的上方和下方以y方向延伸的有源沟槽
101(
和台面
102)
的对应区段在
x
方向上彼此对准,并且在
x
方向上不相对于彼此交错

然而,屏蔽连接沟槽
105
中的垂直绝缘体加衬导电插头
116
可以小于与屏蔽连接沟槽
105
相交的有源沟槽
101(
或台面
102)
的数量

57.在示例性实施方式中,屏蔽连接沟槽
105
中的垂直绝缘体加衬导电插头
116
可以等于与屏蔽连接沟槽
105
相交的有源沟槽
101(
或台面
102)
的数量的约一半

58.在图4所示的示例性实施方式
(
器件
400)
中,每个绝缘体加衬导电插头
116
可以具有大于台面
102

wm
的宽度
wo(

x
方向上
)(
例如,
wo
可以是
wm
的约两倍大
)。
在示例性实施方式中,
wo
可约等于或大于台面
102
的宽度
(wm)
与沟槽
101
的宽度
(wt)
之和

进一步地,在示例性实施方式中,如图4所示,每个绝缘体加衬导电插头
116
在屏蔽连接沟槽
105
中可以设置
在上部区域
10u
中的一对台面
102
的区段与下部区域
10l
中的成对台面
102
的一对对应区段之间的空间中

每个绝缘体加衬导电插头
116
可以具有矩形形状,其在
x
方向上具有宽度
wo
并且在y方向上具有长度
lo。
在示例性实施方式中,如先前所提及,宽度
wo
可大于台面
102
的宽度
wm。
例如,在图4中所示的示例性实施方式中,宽度
wo
可约等于两个台面的宽度
(2wm)
和沟槽的宽度
(wt)
,即,
wo
可约等于
2*wm wt。
59.图5示出器件的另一示例性实施方式,其在屏蔽连接沟槽
105
中具有的垂直接触绝缘体加衬导电插头
116
等于有源沟槽
101
的数量的约一半

在器件
500
中,每个绝缘体加衬导电插头
116
可以具有比台面
102
的宽度
wm
小的宽度
wo(

x
方向上
)。
进一步地,在示例性实施方式中,如图5所示,每个绝缘体加衬导电插头
116
在屏蔽连接沟槽
105
中可以设置在上部区域
10a
中的交替台面
102
的区段与下部区域
10l
中的交替台面
102
的对应区段之间的空间中

换句话说,对于第一台面
102
,开口绝缘体加衬导电插头在屏蔽连接沟槽
105
中可以设置在上部区域
10u
中的第一台面
102
的区段与下部区域
10l
中的第一台面
102
的对应区段之间的空间中;然而,对于第二
(
相邻
)
台面
102
,在第二台面
102
的上部区段和下部区段之间没有设置绝缘体加衬导电插头
116。
60.在图1至图5所示的示例中,纵向有源沟槽和台面
(
例如,沟槽
101
和台面
102)
从栅极接触区域
(
栅极馈电
)
纵向延伸
(
例如,沿着y轴或y方向
)。
纵向有源沟槽和台面可以例如在两个栅极馈电
(
例如,栅极金属
710-1
和栅极金属
710-2
,图6至图
8)
之间延伸

该多个纵向有源沟槽和台面可以例如由单个水平屏蔽连接沟槽
105
垂直地横断,并且设置在屏蔽连接沟槽
105
中的绝缘体加衬导电插头的单个线性阵列
(
例如,阵列
116a)
可用于在器件中制成至屏蔽多晶硅的屏蔽接触件

61.图
6、

7、
图8及图9示出其它示例性实施方式,其中两个栅极馈电
(
例如,栅极金属
710-1

710-2
,图6至图
8)
之间的纵向有源沟槽和台面
(
例如,沟槽
101
和台面
102)
由多于一个水平屏蔽连接沟槽垂直地横断,并且绝缘体加衬导电插头的多于一个线性阵列
(
例如,阵列
116a)
可用于在器件中制作水平屏蔽连接沟槽中的至屏蔽多晶硅的屏蔽接触件

62.图6示出具有栅极电极的另一示例性屏蔽栅极沟槽
mosfet
器件
600
,该栅极电极在制成为栅极电极下方的至屏蔽多晶硅的屏蔽接触件周围是连续的并且未被中断

在图6所示的示例中,器件
600
包括在两个栅极馈电之间以纵向方向
(
例如,沿着y方向
)
平行延伸的第一方向类型的有源沟槽
101
和台面
102。
两个栅极馈电由栅极金属
(
例如,栅极金属
710-1
和栅极金属
710-2)
的两个片或条形成,其在有源沟槽
101
的端部区域中连接至栅极电极接触件
(
例如,接触件
702)。
63.第二方向类型的第一水平屏蔽连接沟槽
105-1(
侧沟槽
)
以横向方向
(
例如,沿着
x
方向
)
侧向延伸,并且在y轴上的大约位置
y1
处与沟槽
101
和台面
102
相交

第二方向类型的第二水平屏蔽连接沟槽
105-1(
侧沟槽
)
以正交于纵向方向的横向方向
(
例如,沿着
x
方向
)
侧向延伸,并且在y轴上的大约位置
y2
处与沟槽
101
和台面
102
相交

屏蔽连接沟槽
105-1

105-2
可以将每个纵向沟槽
101
和每个台面
102
有效地分割成三个区段
(
例如,其中纵向沟槽
101
的第一区段在屏蔽连接沟槽
105-1
的一侧
(
远离在y方向上更靠近屏蔽连接沟槽
105-2
的一侧
)
上的第一区域
(
例如,上部区域
10u)
中,纵向沟槽
101
的第二区段在y方向上在屏蔽连接沟槽
105-1

105-2
之间的第二区域
(
例如,中间区域
10m)
中,并且沟槽
101
的第三区段在屏蔽连接沟槽
105-2
的一侧
(
远离在y方向上更靠近屏蔽连接沟槽
105-1
的一侧
)
上的第三区

(
例如,下部区域
10l)


所有三个区域中的台面
102
上的源极接触区
103
可例如由源极金属
720
接触

64.在水平屏蔽连接沟槽
105-1

105-2
上方
(
例如,在上部区域
10u

)、
之间
(
例如,在中间区域
10m

)
以及下方
(
例如,在下部区域
10l

)
以y方向延伸的沟槽
101
和台面
102
的区段以及有源沟槽
101(
和台面
102)
的对应区段可在
x
方向上彼此对准
(
换句话说,水平屏蔽连接沟槽
105-1
上方的沟槽
101
的第一区段

水平屏蔽连接沟槽
105-1

105-2
之间的沟槽
101
的第二区段以及水平屏蔽连接沟槽
105-2
下方的对应沟槽
101
的第三区段可共享共同y轴
(
例如,轴
yt)
,并且不在
x
方向上相对于彼此交错
)。
例如,图6示出全部在共同y轴
(
即,
yt)
上对准的水平屏蔽连接沟槽
105-1
上方的沟槽
101
的沟槽区段
101-u、
水平屏蔽连接沟槽
105-1

105-2
之间的沟槽
101
的沟槽区段
101-m
以及水平屏蔽连接沟槽
105-2
下方的沟槽
101
的沟槽区段
101-l。
类似地,水平屏蔽连接沟槽
105-1

105-2
上方

之间和下方的台面
102
的相邻区段全部在共同y轴
(
即,
ym)
上对准

在器件
600
中,类似于在器件
200
中,在水平屏蔽连接沟槽
105-1

105-2
的上方
(
例如,沟槽区段
10-u)、
之间
(
例如,沟槽区段
10-m)
和下方
(
例如,沟槽区段
10-l)
以y方向延伸的有源沟槽
101(
和台面
102)
的对应区段在
x
方向上彼此对准,并且在
x
方向上不相对于彼此交错

65.在示例性实施方式中,水平屏蔽连接沟槽
105-1

105-2
两者可用作用于接触在器件中埋入栅极多晶硅下方的屏蔽多晶硅的区域

例如,绝缘体加衬导电插头
116
的阵列
116a
可以设置在沟槽
105-1
中,并且绝缘体加衬导电插头
116
的阵列
116b
可以设置在沟槽
105-2
中以制成屏蔽多晶硅接触件

相比于在仅使用单个屏蔽连接沟槽的器件中制造的屏蔽接触件的数量,具有两个水平屏蔽连接沟槽
105-1

105-2
可以增加可制造的屏蔽接触件的数量

在示例性实施方式中,源极金属
720
可用于连接至形成在两个水平屏蔽连接沟槽
105-1

105-2
中的屏蔽接触件

66.在示例性实施方式中,如上文参考器件
200(

2a
至图
2c)
所述,在器件
600
中,在屏蔽连接沟槽
105-1

105-2
中沿着绝缘体加衬导电插头
116
的一侧或周围沉积的栅极多晶硅可以跨屏蔽连接沟槽
105-1

105-2
提供沟槽
101
中的栅极电极的结构和电连续性

67.如先前参考器件
200
所述,器件
600
中的埋入式屏蔽多晶硅层可以由制成通过屏蔽连接沟槽
105-1

105-2
中的栅极多晶硅
108(

2a)
的垂直绝缘体加衬导电插头
116
的阵列
(116a

116b)
接触

每个绝缘体加衬导电插头
116
可以内衬有绝缘体
(
例如,氧化物
110
,图
2a)
以形成内部开口
16。
内部开口
16
可以用导电材料
(
例如,导电材料
109
,图
2a
至图
2c)
填充以接触在器件
600
中埋入栅极多晶硅
108
下方的屏蔽多晶硅

沿着并围绕垂直接触绝缘体加衬导电插头
116
设置的栅极多晶硅
108
在器件
600
中跨屏蔽连接沟槽
105-1

105-2
维持形成在有源沟槽
101
中的栅极电极的电连续性

68.如上文参考图6所提及,在器件
600
中,在水平屏蔽连接沟槽
105-1

105-2
的上方
(
例如,沟槽区段
10-u)、
之间
(
例如,沟槽区段
10-m)
和下方
(
例如,沟槽区段
10-l)
以y方向延伸的有源沟槽
101(
和台面
102)
的对应区段在
x
方向上彼此对准,并且在
x
方向上不相对于彼此交错

69.图7示出类似于器件
600
的示例性屏蔽栅极沟槽
mosfet
器件
700
,其具有与有源沟槽
101
和台面
102
垂直相交的两个屏蔽连接沟槽
105-1

105-2。
然而,在器件
700
中,与器件
600
不同,两个屏蔽连接沟槽
105-1

105-2
被配置为用于有源沟槽
101
的区段的终端沟槽

进一步地,在两个水平屏蔽连接沟槽
105-1

105-2
之间以y方向延伸的有源沟槽
101(
和台面
102)
的区段
(
例如,沟槽区段
10-m)

x
方向上相对于两个水平屏蔽连接沟槽
105-1

105-2
的上方和下方的沟槽区段
(
例如,沟槽区段
10-u

10-l)
交错

在图7中,不同沟槽区段之间的交错距离被指示为
x
方向上的距离
ds。
换句话说,中间区段纵向沟槽
(
例如,沟槽区段
10-m
中的沟槽
101-m)
相对于第一区段和第二区段纵向沟槽
(
例如,沟槽
101-u

101-l)
平行于第一侧向沟槽和第二侧向沟槽
(
例如,水平屏蔽连接沟槽
105-1

105-2)
偏移交错距离
ds。
使有源沟槽区段交错避免必须处理大型
(4

)
沟槽相交

70.在示例性实施方式中,用于截取并横穿
(
即,截断
)
沟槽
101
和台面
102
以创建用于制作屏蔽多晶硅接触件的区域的水平沟槽
(
例如,屏蔽连接沟槽
105)
可包括多个长度短

不连续的沟槽节段,每个沟槽节段仅横穿少量的沟槽
101
和台面
102(
例如,二至五个沟槽
101)。
进一步地,这些长度短的水平沟槽节段可以在器件布局中的不同位置处横穿少量沟槽
101。
71.图8示出示例性屏蔽栅极沟槽
mosfet
器件
800
,其中长度短的水平沟槽节段垂直地相交并横穿少量有源沟槽,以创建用于制造屏蔽多晶硅接触件的侧面区域

72.类似于器件
600

700
,器件
800
可以包括在两个栅极馈电之间以y方向延伸的有源沟槽
101
和台面
102。
两个栅极馈电由栅极金属
(
例如,栅极金属
710-1
和栅极金属
710-2)
的两个片或条形成,其在有源沟槽
101
的端部区域中连接至栅极电极接触件
(
例如,接触件
702)。
73.第一长度短的屏蔽连接沟槽
105-3
在y轴上的大约位置
y1
处跨沟槽
101-1、101-2

101-c(
以及台面
102-1

102-2)
侧向地
(
例如,以
x
方向
)
延伸

第二长度短的屏蔽连接沟槽
105-4
在y轴上的大约位置
y2
处跨沟槽
101-c、101-3

101-4(
以及台面
102-3

102-4)
侧向地
(
例如,以
x
方向
)
延伸

74.如图8所示,长度短的屏蔽连接沟槽
105-3
将每个纵向沟槽
101-1

101-2
以及每个台面
102-1

102-2
有效地分割成两个区段
(
例如,其中上部区段在y方向上位于屏蔽连接沟槽
105-3
上方的上部区域
(
例如,区域
12u)
,以及下部区段在y方向上位于屏蔽连接沟槽
105-3
下方的下部区域
(
例如,区域
12l)

)。
长度短的屏蔽连接沟槽
105-4
将每个纵向沟槽
101-3

101-4
以及每个台面
102-3

102-4
有效地分割成两个区段
(
例如,其中上部区段在y方向上位于屏蔽连接沟槽
105-4
上方的上部区域
(
例如,区域
14u)
,以及下部区段在y方向上位于屏蔽连接沟槽
105-4
下方的下部区域
(
例如,区域
14l)

)。
75.由于其有限的长度或面积,长度短的屏蔽连接沟槽
105-3

105-4
只能容纳有限数量的用于在器件
800
中制造屏蔽多晶硅接触件的绝缘体加衬导电插头
116。
例如,各包括两个绝缘体加衬导电插头
116
的阵列
116c
和阵列
116d
可以分别设置在长度短的屏蔽连接沟槽
105-3

105-4


然而,可在其中使用长度短的屏蔽连接沟槽
105-3

105-4
的位置的多样性
(
例如,位置
y1

y2)
以及由此用于制造屏蔽多晶硅接触件的绝缘体加衬导电插头
116
的位置的多样性可以得出器件设计柔韧性和处理强健性

76.在示例性实施方式中,
mosfet
器件包括从栅极馈电跨半导体衬底纵向地延伸的一组纵向沟槽和纵向台面

该器件进一步包括第一侧向沟槽,该第一侧向沟槽在距该栅极馈电的第一距离处与该组纵向沟槽和纵向台面中的至少一者垂直相交,该第一侧向沟槽与所相交的该组纵向沟槽中的至少一个纵向沟槽流体连通;以及第二侧向沟槽,该第二侧向沟
槽在距该栅极馈电的第二距离处于该半导体衬底内与该组纵向沟槽和纵向台面中的至少一者垂直相交,该第二侧向沟槽与所相交的该组纵向沟槽中的至少一个纵向沟槽流体连通

77.在该
mosfet
器件中,屏蔽多晶硅层设置在该组纵向沟槽以及该第一和第二侧向沟槽中

多晶硅间介电层
(ipd)
和栅极多晶硅层在该组纵向沟槽和该侧向沟槽中设置在该屏蔽多晶硅层上方

78.进一步地,在该
mosfet
器件中,至该屏蔽多晶硅层的第一电接触件是由穿过设置在该第一侧向沟槽中的该多晶硅间介电层和该栅极多晶硅层的第一绝缘体加衬导电插头制成,并且至该屏蔽多晶硅层的第二电接触件是由穿过设置在该第二侧向沟槽中的该多晶硅间介电层和该栅极多晶硅层的第二绝缘体加衬导电插头制成

79.在该
mosfet
器件中,设置在与该第一侧向沟槽相交的该组纵向沟槽中的至少一个纵向沟槽中的该栅极多晶硅形成该器件的连续栅极电极,该连续栅极电极不被至该屏蔽多晶硅层的该电接触件中断,该电接触件由穿过设置在该第一侧向沟槽中的该多晶硅间介电层和栅极多晶硅层的该第一绝缘体加衬导电插头制成

设置在与该第二侧向沟槽相交的该组纵向沟槽中的至少一个纵向沟槽中的该栅极多晶硅也形成该器件的连续栅极电极,该连续栅极电极不被至该屏蔽多晶硅层的该电接触件中断,该电接触件由穿过设置在该第二侧向沟槽中的该多晶硅间介电层和栅极多晶硅层的该第一绝缘体加衬导电插头制成

80.在该
mosfet
器件的一些示例性实施方式中,在该第一距离处与该第一侧向沟槽相交的该组纵向沟槽中的该至少一个纵向沟槽相较于在该第二距离处与该第二侧向沟槽相交的该至少一个纵向沟槽是该组纵向沟槽中的不同沟槽

81.在该
mosfet
器件的一些示例性实施方式中,在该第一距离处与该第一侧向沟槽相交的该组纵向沟槽中的该至少一个纵向沟槽相较于在该第二距离处与该第二侧向沟槽相交的该至少一个纵向沟槽是该组纵向沟槽中的同一沟槽

82.在该
mosfet
器件的一些示例性实施方式中,在该第一距离处与该第一侧向沟槽所相交并且在该第二距离处与该第二侧向沟槽所相交的该组纵向沟槽中的该至少一个纵向沟槽被分割成该第一侧向区段的一侧上的第一区段纵向沟槽

该第一侧向沟槽和该第二侧向沟槽之间的中间区段纵向沟槽以及该第二侧向沟槽的一侧上的第三区段纵向沟槽

在该器件的一些示例性实施方式中,该中间区段纵向沟槽相对于第一区段纵向沟槽及第二区段纵向沟槽平行于该第一侧向沟槽及该第二侧向沟槽偏移交错距离

83.图9示出示例性方法
900
,其用于减小屏蔽栅极沟槽
mosfet
器件中的屏蔽电极电阻

84.方法
900
包括在半导体衬底中限定第一类型的多个沟槽
(910)。
该第一类型的该多个沟槽以纵向方向延伸
(
例如,从栅极馈电区域延伸
)。
方法
900
进一步包括限定以侧向方向延伸并且与该第一类型的该多个沟槽相交的第二类型的沟槽
(920)。
该第二类型的该沟槽与所相交的该第一类型的该多个沟槽中的每个沟槽流体连通

方法
900
进一步包括:在该第一类型的该多个沟槽和该第二类型的该沟槽中设置屏蔽多晶硅层
(930)
;在该第一类型的该多个沟槽和该第二类型的该沟槽中将多晶硅间介电层
(ipl)
和栅极多晶硅层设置在该屏蔽多晶硅层上方
(940)
;以及通过设置在该第二类型的该沟槽中的该多晶硅间介电层和该栅极多晶硅层中的开口形成至该屏蔽多晶硅层的电接触件
(950)。
85.在方法
900
中,通过该开口形成至该屏蔽多晶硅层的该电接触件包括用绝缘体
(
例如,氧化物
)
给该开口加内衬,并且在该开口中设置金属
(
例如,钨
)、
金属合金

金属硅化物或导电多晶硅中的一种

86.一种方法包括:在半导体衬底中限定第一类型的多个沟槽,该第一类型的该多个沟槽以纵向方向延伸;限定以侧向方向延伸并且与该第一类型的该多个沟槽相交的第二类型的沟槽,该第二类型的该沟槽与所相交的该第一类型的该多个沟槽中的每个沟槽流体连通;在该第一类型的该多个沟槽和该第二类型的该沟槽中设置屏蔽多晶硅层;在该第一类型的该多个沟槽和该第二类型的该沟槽中将多晶硅间介电层
(ipl)
和栅极多晶硅层设置在该屏蔽多晶硅层上方;并且,通过设置在该第二类型的该沟槽中的该多晶硅间介电层和该栅极多晶硅层中的开口形成至该屏蔽多晶硅层的电接触件

87.在前述方法中,通过该开口形成至该屏蔽多晶硅层的该电接触件包括用绝缘体给该开口加内衬

88.在前述方法中,通过该开口形成至该屏蔽多晶硅层的该电接触件包括在该开口中设置金属

金属合金

金属硅化物或导电多晶硅中的一种

89.在前述方法中,通过该开口形成至该屏蔽多晶硅层的该电接触件包括在该开口中设置钨

90.本文所公开的具体结构和功能细节仅仅是代表性的,只是为了描述示例性实施方案的目的

然而,示例性实施方案可以以许多替代形式体现,并且不应该被解释为仅限于本文阐述的实施方案

91.应当理解,屏蔽连接沟槽中的电接触件的具体数量

几何尺寸和分布不限于本文附图中所示

92.例如,在本文的附图中示出的代表性实施方案可以包括屏蔽连接沟槽中的电接触件
(
例如,通过绝缘体加衬导电插头
116)
的具体数量

几何尺寸和对准

例如,附图中示出的代表性实施方案示出了用于每个台面或用于每两个台面的屏蔽连接沟槽中的一个电接触件

具有与一个台面的宽度或两个台面的宽度相当的宽度的电接触件以及通常与台面几何对准的电接触件等

本公开范围内的其它实施方案不必受限于本文附图中所示的代表性示例

例如,其它实施方案可以包括与台面间沟槽对准

或部分对准与台面和台面间沟槽

或随机定位在屏蔽连接沟槽中而不考虑与台面或台面间沟槽对准的电接触件

例如,其它实施方案可以包括具有任何宽度的电接触件,该宽度不需要是台面宽度
(
或台面间沟槽宽度
)
的整数倍数或整数分数

类似地,例如,其它实施方案在屏蔽连接沟槽中可包括的接触件数量可以不是台面
(
或台面间沟槽
)
数量的整数倍或整数分数

93.一些具体实施可使用各种半导体处理和
/
或封装技术来实现

一些实施方式可以使用与半导体衬底相关联的各种类型的半导体处理技术来实现,该半导体衬底包括但不限于例如硅
(si)、
碳化硅
(sic)、
砷化镓
(gaas)、
氮化镓
(gan)


94.本文所用的术语仅用于描述特定实施方式的目的,而并非旨在对这些实施方式进行限制

如本文所用,单数形式“一个”、“一种”和“该”旨在还包括复数形式,除非语境中另外明确地指出其他情况

还应当理解,当在本说明书中使用术语“包含”和
/
或“包括”时,规定了所述特征

步骤

操作

元件和
/
或部件的存在,但不排除一个或多个其他特征

步骤

操作

元件

部件和
/
或它们的组的存在或添加

95.还应当理解,当元件诸如层

区域或衬底被提及在另一个元件上

连接到另一个元件

电连接到另一个元件

耦接到另一个元件

或电耦接到另一个元件时,该元件可直接在另一个元件上

连接另一个元件

或耦接到另一个元件,或可存在一个或多个中间元件

相反,当元件被提及直接在另一个元件或层上

直接连接到另一个元件或层

或直接耦合到另一个元件或层时,不存在中间元件或层

虽然在整个具体实施方式中可能不会使用术语直接在



直接连接到


或直接耦合到

,但是被示为直接在元件上

直接连接或直接耦合的元件能以此类方式提及

本技术的权利要求书可被修订以叙述在说明书中描述或者在附图中示出的示例性关系

96.如在本说明书中所使用的,除非根据上下文明确地指出特定情况,否则单数形式可包括复数形式

除了附图中所示的取向之外,空间相对术语
(
例如,在

上方



上面



之上



下方



下面



之下



之以下等
)
旨在涵盖装置在使用或操作中的不同取向

在一些具体实施中,在

上面和在

下面的相对术语可分别包括竖直地在

上面和竖直地在

下面

在一些具体实施中,术语邻近能包括横向邻近或水平邻近

97.本文参考截面图描述了本发明的发明构思的示例性实施方式,该截面图是示例性实施方式的理想化实施方式
(
和中间结构
)
的示意图

因此,可以预期由于例如制造技术和
/
或公差导致的图示形状的变化

因此,本发明的发明构思的示例性实施方式不应理解为限于本文所示的区域的特定形状,而是应理解为包括例如由制造而导致的形状偏差

因此,附图中所示的区域实质上是示意性的,它们的形状并非旨在示出器件区域的精确形状,也并非旨在限制示例性实施方式的范围

98.应当理解,尽管本文可使用术语“第一”、“第二”等来描述各种元件,但这些元件不应受这些术语限制

这些术语只是用于将一个元件与另一元件区分开

因此,“第一”元件可被称作“第二”元件,而不脱离本发明实施方式的教导

99.除非另外定义,否则本文所用的所有术语
(
包括技术和科学术语
)
具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义

还应当理解,诸如在常用词典中定义的那些术语之类的术语应被解释为具有与其在相关领域和
/
或本说明书的上下文中的含义一致的含义,并且将不被解释为理想化或过于正式的意义,除非在本文明确定义

100.虽然所描述的具体实施的某些特征已经如本文所述进行了说明,但是本领域技术人员现在将想到许多修改形式

替代形式

变化形式和等同形式

因此,应当理解,所附权利要求书旨在涵盖落入具体实施的范围内的所有此类修改形式和变化形式

应当理解,这些修改形式和变化形式仅仅以举例而非限制的方式呈现,并且可以进行形式和细节上的各种变化

除了相互排斥的组合以外,本文所述的设备和
/
或方法的任何部分可以任意组合进行组合

本文所述的具体实施可包括所描述的不同具体实施的功能

部件和
/
或特征的各种组合和
/
或子组合

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