一种半导体器件及其制作方法与流程-尊龙凯时官方app下载

文档序号:36265589发布日期:2023-12-06 08:27阅读:5来源:国知局
一种半导体器件及其制作方法与流程

1.本发明属于半导体技术领域,特别涉及一种半导体器件及其制作方法



背景技术:

2.金属-氧化物-半导体场效应晶体管(
metal-oxide-semiconductor field-effect transistor

mosfet
)是半导体制造中的最基本器件之一,广泛适用于各种芯片中,且根据载流子以及制作时的掺杂类型不同,分为
nmos

pmos
晶体管
。mos
晶体管具有输入阻抗高

噪声低

动态范围大

功耗小以及易于集成等特性,在芯片中可以用作放大电路

压控元件

电子开关或可控整流等,具有重要地位


mos
晶体管使用过程中,为了实现较好的功率性能,需要
mos
晶体管具有较高的耐压能力

但在提高
mos
晶体管的耐压能力的过程中,容易出现漏极的接触电阻增加,进而降低
mos
晶体管的开启电流等问题



技术实现要素:

3.本发明的目的在于提供一种半导体器件及其制作方法,通过本发明提供的能够一种半导体器件及其制作方法,能够获得低电阻高耐压的半导体器件,提高半导体器件的击穿电压,改善半导体器件的性能

4.为解决上述技术问题,本发明提供一种半导体器件,至少包括:衬底;栅介质层,设置在所述衬底上;栅极,设置在所述栅介质层上,所述栅极包括第一栅极结构和第二栅极结构,所述第二栅极结构设置在所述栅介质层上,所述第一栅极结构设置在所述第二栅极结构上,且所述第二栅极结构的宽度大于所述第一栅极结构的宽度;第一侧墙结构,设置在所述第一栅极结构的两侧,且位于所述第二栅极结构上;第二侧墙结构,设置在所述第一侧墙和所述第二栅极结构的侧壁上;漏极,设置在所述侧墙结构一侧的所述衬底内;源极,设置在所述侧墙结构另一侧的所述衬底内;以及轻掺杂区,设置在所述栅极靠近所述源极一侧的所述衬底内,且不设置在所述栅极靠近所述漏极一侧的所述衬底内

5.在本发明一实施例中,所述第一侧墙和所述第二侧墙注入第一类型离子,所述第一类型离子包括氟离子

6.在本发明一实施例中,所述第二栅极结构的宽度为所述第一栅极结构的宽度的
1.8

~2.2


7.在本发明一实施例中,所述第二栅极结构的高度为所述栅极高度的
10%~20%。
8.在本发明一实施例中,所述半导体器件还包括设置在所述漏极上的导电插塞,所述第一栅极结构到所述导电插塞存在第一距离
d1
,所述第二栅极结构到所述导电插塞存在第二距离
d2

1.4≤d1/d2≤1.7。
9.本发明还提供一种半导体器件的制作方法,至少包括以下步骤:提供一衬底;在所述衬底上形成栅介质层;在所述栅介质层上形成栅极,所述栅极包括第一栅极结构和第二栅极结构,所述第二栅极结构设置在所述栅介质层上,所述第一栅极结构设置在所述第二栅极结构上,且所述第二栅极结构的宽度大于所述第一栅极结构的宽度;在所述第一栅极结构的两侧形成第一侧墙结构,且所述第一侧墙结构位于所述第二栅极结构上;在所述第一侧墙和所述第二栅极结构的侧壁上形成第二侧墙结构;在所述侧墙结构一侧的所述衬底内形成漏极,所述栅极靠近所述漏极一侧的所述衬底内不设置轻掺杂区;以及在所述侧墙结构另一侧的所述衬底内形成源极,所述栅极靠近所述源极一侧的所述衬底内形成有轻掺杂区

10.在本发明一实施例中,所述制作方法还包括:在所述衬底上形成栅介质层和第一栅极材料层;在所述栅介质层上以及所述第一栅极材料层的侧壁和顶部上形成第二栅极材料层;在所述第二栅极材料层上形成第一介质层;对所述第一介质层进行第一类型离子注入,形成第一侧墙介质层;以及刻蚀部分所述第一侧墙介质层和所述第二栅极材料层,形成所述第一栅极结构

所述第二栅极结构和第一侧墙

11.在本发明一实施例中,所述侧墙结构的制作方法包括:形成所述第一侧墙后,在所述栅极和所述第一侧墙上形成第二介质层;对所述第二介质层进行第一类型离子注入,形成第二侧墙介质层;以及刻蚀部分所述第二侧墙介质层,形成侧墙结构

12.在本发明一实施例中,所述源极和所述漏极的制作方法包括:形成所述侧墙结构后,将衬底放入离子注入设备;通过倾斜离子注入的方式进行第二类型离子注入,形成第一轻掺杂区和第二轻掺杂区;在所述离子注入设备中,改变离子注入角度,以垂直所述衬底的方式进行重掺杂,形成所述源极和所述漏极,所述源极和所述第一轻掺杂区位于所述栅极的同一侧,且部分交叠,所述漏极覆盖所述第二轻掺杂区

13.在本发明一实施例中,所述第一轻掺杂区注入形成时,所述第一轻掺杂区的边缘与所述第二栅极结构靠近所述第一轻掺杂区的侧边对齐

14.综上所述,本发明提供一种半导体器件及其制作方法,本技术意想不到的技术效果是能够降低侧墙结构的介电常数,从而降低栅极到漏极导电插塞的寄生电容;提高工作频率,能够减少电阻电容延迟效应,改善负偏置温度不稳定性的寿命;可以在衬底表面形成增加宽度的反型层,从而降低开启电阻,有利于提高半导体器件开启电流;能够简化制作工艺,减少制作程序,能够提高企业生产效率,降低生产成本;能够提高半导体器件的耐压能
力,同时能够降低沟道电阻,降低导通电阻,获得低电阻高耐压的半导体器件,提高半导体器件的击穿电压,改善半导体器件的性能

15.当然,实施本发明的任一产品并不一定需要同时达到以上所述的所有优点

附图说明
16.为了更清楚地说明本发明实施例的技术方案,下面将对实施例描述所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图

17.图1为一实施例中衬底分布示意图

18.图2为一实施例中形成第一栅极材料层的示意图

19.图3为一实施例中形成第二栅极材料层和第一介质层的示意图

20.图4为一实施例中形成第一侧墙介质层的示意图

21.图5为一实施例中形成的第一侧墙

第一栅极结构和第二栅极结构的示意图

22.图6为一实施例中形成第二侧墙介质层的示意图

23.图7为一实施例中形成侧墙结构的示意图

24.图8为一实施例中形成轻掺杂区的示意图

25.图9为一实施例中形成源极和漏极的示意图

26.图
10
为一实施例中形成自对准硅化物的示意图

27.图
11
为一实施例中半导体器件的示意图

28.标号说明:
10、
衬底;
11、
垫氧化层;
12、
垫氮化层;
13、
图案化光阻层;
131、
第一开口;
14、
浅沟槽隔离结构;
15、
栅介质层;
16、
第一栅极材料层;
17、
第二栅极材料层;
18、
第一介质层;
191、
第一侧墙介质层;
192、
第二侧墙介质层;
20、
第一栅极结构;
21、
第二栅极结构;
22、
侧墙结构;
221、
第一侧墙;
222、
第二侧墙;
231、
第一轻掺杂区;
232、
第二轻掺杂区;
241、
源极;
242、
漏极;
25、
自对准硅化物;
26、
层间介质层;
27、
第一导电插塞;
28、
第二导电插塞;
29、
第三导电插塞

具体实施方式
29.以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效

本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变

30.需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目

形状及尺寸绘制,其实际实施时各组件的型态

数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂

31.在本发明中,需要说明的是,如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等,其所指示的方位或位置关系为基于附图所示的方位或位置关系,仅
是为了便于描述本技术和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位

以特定的方位构造和操作,因此不能理解为对本技术的限制

此外,如出现术语“第一”、“第二”仅用于描述和区分目的,而不能理解为指示或暗示相对重要性

32.请参阅图
11
所示,本发明提供一种半导体器件,半导体器件例如为
mos
晶体管,其中,半导体器件包括栅极,栅极包括第一栅极结构
20
和第二栅极结构
21
,第二栅极结构
21
位于衬底
10
上,第一栅极结构
20
位于第二栅极结构
21
上,且第二栅极结构
21
的宽度大于第一栅极结构
20
的宽度

在栅极两侧设置侧墙结构
22
,源极
241
和漏极
242
设置在侧墙结构
22
的两侧,其中,在源极
241
一侧设置轻掺杂区

通过设置第二栅极结构
21
和轻掺杂区,能够提高半导体器件的击穿电压,同时提高半导体器件的开启电流,提高半导体器件的性能

在本技术中,还提供一种半导体器件的制作方法,以下,对一具体实施例中半导体器件的制作进行详细阐述

33.请参阅图1所示,在本发明一实施例中,衬底
10
的材料例如为未掺杂的单晶硅或掺杂有杂质的单晶硅

在本实施例中,衬底
10
为掺杂有杂质的单晶硅,且衬底
10
中的杂质类型可依据半导体器件的类型设置
。n
型半导体器件可选择使用
p
型半导体衬底,而
p
型半导体器件则可选择使用n型半导体衬底

在其他实施例中,依据半导体器件的不同,衬底
10
例如选择碳化硅(
sic


氮化镓(
gan


氮化铝(
aln


氮化铟(
inn


磷化铟(
inp


砷化镓(
gaas


硅锗(
gesi


蓝宝石或者其它
iii/v
化合物形成的半导体材料等,还包括这些半导体材料构成的叠层结构,或者为绝缘体上硅

绝缘体上层叠硅

绝缘体上锗化硅以及绝缘体上锗等

34.请参阅图1至图2所示,在本发明一实施例中,在衬底
10
中,还设置有浅沟槽隔离结构(
shallow trench isolation

sti

14。
浅沟槽隔离结构
14
设置在相邻的半导体器件之间

具体的,在衬底
10
上形成垫氧化层
11
,且垫氧化层
11
例如为致密的氧化硅等材料,垫氧化层
11
例如通过热氧化法

原位水汽生长法(
in-situ steam generation

issg
)或化学气相沉积(
chemical vapor deposition

cvd
)等方法制备

其中,垫氧化层
11
的厚度例如为
20nm~40nm。
在垫氧化层
11
上形成垫氮化层
12
,且垫氮化层
12
例如为氮化硅层,垫氮化层
12
例如通过化学气相沉积等方法形成

其中,垫氮化层
12
的厚度例如为
50nm~90nm。
在形成浅沟槽隔离结构
14
的过程中,垫氧化层
11
用于缓冲垫氮化层
12
中的应力,避免应力对衬底
10
造成缺陷,同时,作为刻蚀去除垫氮化层
12
时的停止层

35.请参阅图1至图2所示,在本发明一实施例中,在垫氮化层
12
上形成光刻胶层,经过曝光显影工艺,形成图案化光阻层
13
,图案化光阻层
13
上设置多个第一开口
131
,第一开口
131
用来定义浅沟槽隔离结构
14
的位置,且第一开口
131
暴露出垫氮化层
12。
以图案化光阻层
13
为掩膜,例如使用干法刻蚀向衬底
10
的方向进行刻蚀,形成浅沟槽(图中未显示),且刻蚀气体例如包括氯气(
cl2)

三氟甲烷(
chf3)

二氟甲烷(
ch2f2)

三氟化氮(
nf3)

六氟化硫(
sf6)或溴化氢(
hbr
)等中的一种或几种混合

在浅沟槽内例如通过高密度等离子体化学气相沉积(
high density plasma cvd

hdp-cvd
)或高深宽比化学气相沉积(
high aspect ratio process cvd

harp-cvd
)等方式沉积隔离介质,且隔离介质例如为氧化硅等绝缘物质

在隔离介质沉积完成后,例如通过化学机械抛光(
chemical mechanical polishing

cmp
)工艺平坦化隔离介质和垫氮化层
12
,再去除垫氮化层
12
,形成浅沟槽隔离结构
14
,浅沟槽隔离结构
14
高于垫氧化层
11
,且高度差依据制作要求进行确定

36.请参阅图1至图2所示,在本发明一实施例中,在形成浅沟槽隔离结构
14
后,在衬底
10
上形成第一栅极材料层
16。
具体的,先去除衬底
10
上的垫氧化层
11。
其中,垫氧化层
11
例如通过湿法刻蚀去除,且刻蚀液例如为缓冲氧化物刻蚀液或稀氢氟酸等,在垫氧化层
11
刻蚀过程中,位于衬底
10
上的浅沟槽隔离结构
14
也会被刻蚀,浅沟槽隔离结构
14
与垫氧化层
11
之间的高度差转移到浅沟槽隔离结构
14
与衬底
10
之间

在去除垫氧化层
11
后,在衬底
10
上形成栅介质层
15
,栅介质层
15
的表面例如和浅沟槽隔离结构
14
的表面齐平

栅介质层
15
例如为氧化硅或氮氧化硅等,厚度例如为
5nm~10nm
,且栅介质层
15
例如通过热氧化或原位水汽生长法等方法形成

在栅介质层
15
上形成第一栅极材料层
16
,第一栅极材料层
16
的材料例如为多晶硅或金属材料等

在本实施例中,第一栅极材料层
16
为多晶硅,并可以通过n型或
p
型掺杂来调节多晶硅的功函数,从而使
mos
器件获得合适的阈值电压

再对第一栅极材料层
16
进行刻蚀,例如采用干法刻蚀刻蚀第一栅极材料层
16
,保留相邻浅沟槽隔离结构
14
中间位置的第一栅极材料层
16
,且剩余的第一栅极材料层
16
的宽度例如为
40nm~180nm
,第一栅极材料层
16
的高度例如为
100nm~300nm
,具体依据制作要求进行选择

37.请参阅图2至图3所示,在本发明一实施例中,在刻蚀第一栅极材料层
16
后,在衬底
10
上形成第二栅极材料层
17
,第二栅极材料层
17
覆盖在第一栅极材料层
16
的顶部和侧壁

栅介质层
15
和浅沟槽隔离结构
14


其中,第二栅极材料层
17
的厚度例如为第一栅极材料层
16
厚度的
10%~20%。
再在第二栅极材料层
17
上形成第一介质层
18
,第一介质层
18
的厚度例如为剩余第一栅极材料层
16
的宽度的
80%~140%
,又例如和第一栅极材料层
16
的宽度相等,第一介质层
18
覆盖第二栅极材料层
17
的表面和第一栅极材料层
16
的侧壁

其中,第二栅极材料层
17
例如为多晶硅或金属材料等

在本实施例中,第二栅极材料层
17
为掺杂离子的多晶硅,其离子掺杂的种类可依据半导体器件的类型设置
。n
型半导体器件可选择使用n型离子掺杂,而
p
型半导体器件则可选择使用
p
型离子掺杂,且第二栅极材料层
17
例如通过化学气相沉积获得

第一介质层
18
例如为氧化硅层,例如通过化学气相沉积获得

38.请参阅图3至图4所示,在本发明一实施例中,在形成第一介质层
18
后,对整个半导体区域进行第一类型离子注入,以对第一介质层
18
进行掺杂,形成第一侧墙介质层
191。
在本实施例中,对第一介质层
18
注入的第一类型离子例如包括氟离子,且氟离子的离子注入的剂量例如为5×
10
15
ions/cm2~1
×
10
16
ions/cm2,注入能量例如为
10kev~50kev。
在第一类型离子注入过程中,第一类型离子注入方向如图4中的箭头方向,即离子注入方向垂直衬底
10。
整个半导体区域未设置光阻层,第一类型离子均匀注入在第一介质层
18
内,能够减少光罩制程,降低成本

通过第一类型离子注入形成第一侧墙介质层
191
,能够形成低介电常数的第一侧墙介质层
191
,从而降低半导体器件中栅极到漏极侧导电插塞的寄生电容,从而减少电阻电容延迟
(rc-delay)。
且氟离子能够扩散至栅介质层
15
和衬底
10
的界面,钝化硅悬挂键,改善负偏置温度不稳定性(
negative bias temperature instability nbti
)的寿命

39.请参阅图4至图5所示,在本发明一实施例中,在形成第一侧墙介质层
191
后,对第一侧墙介质层
191
和第二栅极材料层
17
进行刻蚀,形成第一侧墙
221
和栅极

具体的,例如通过干法刻蚀选择性去除浅沟槽隔离结构
14、
第一栅极材料层
16
和部分衬底上的第一侧墙介质层
191
和第二栅极材料层
17
,保留第一栅极材料层
16
两侧的第一侧墙介质层
191
和第二栅极材料层
17。
其中,栅极包括第一栅极结构
20
和第二栅极结构
21
,在本实施例中,将位于栅极氧化层
15
上的第二栅极材料层
17
以及与第二栅极材料层
17
齐平的第一栅极材料层
16

义为第二栅极结构
21
,将第二栅极结构
21
上的第一栅极材料层
16
以及第一栅极材料层
16
两侧的第二栅极材料层
17
定义为第一栅极结构
20。
将第二栅极结构
21
上剩余的第一侧墙介质层
191
定义为第一侧墙
221
,即第一侧墙
221
位于第一栅极结构
20
两侧,且位于第二栅极结构
21


40.请参阅图5所示,在本发明一实施例中,在刻蚀过程中,在刻蚀第一侧墙介质层
191
和第二栅极材料层
17
后,更换刻蚀气体,刻蚀栅极以外区域的栅介质层
15。
在本实施例中,形成的栅极的高度例如为
100nm~300nm
,第二栅极结构
21
的高度例如为栅极高度的
10%~20%。
第一栅极结构
20
的宽度为剩余第一栅极材料层
16
的宽度与两侧的第二栅极材料层
17
的厚度之和,第二栅极结构
21
的宽度例如为第一栅极结构
20
的宽度的
1.8

~2.2
倍,又例如2倍

其中,第二栅极结构
21
与第一栅极结构
20
连接,当栅极施加电压时,第二栅极结构
21
可以使其下方的衬底表面形成反型层,从而可以降低开启电阻,有利于提高器件开启电流

即通过形成宽度较大的第二栅极结构
21
,以改善半导体器件的性能

41.请参阅图5至图6所示,在本发明一实施例中,在形成栅极后,在栅极

第一侧墙
221、
衬底
10
以及浅沟槽隔离结构
14
形成第二侧墙介质层
192。
具体的,先形成第二介质层(图中未显示),对第二介质层进行第一类型离子掺杂,形成第二侧墙介质层
192。
在本实施例中,对第二介质层注入的第一类型离子例如包括氟离子,且氟离子的离子注入剂量例如为5×
10
15
ions/cm2~1
×
10
16
ions/cm2,注入能量例如为
10kev~50kev
,在本实施例中,第二侧墙介质层
192
中的第一类型离子的注入剂量可以和第一侧墙
221
中的第一类型离子的注入剂量相等,也可以不相等,本发明不做具体限定

在第一类型离子注入过程中,离子注入方向垂直衬底
10。
整个半导体区域未设置光阻层,第一类型离子均匀注入在第二介质层内

通过第一类型离子注入形成第二侧墙介质层
192
,能够形成低介电常数的第二侧墙介质层
192
,从而降低半导体器件中栅极到漏极侧导电插塞的寄生电容

42.请参阅图6至图7所示,在本发明一实施例中,在形成第二侧墙介质层
192
后,对第二侧墙介质层
192
进行刻蚀,形成第二侧墙
222。
具体的,例如通过干法刻蚀选择性去除浅沟槽隔离结构
14、
第一栅极结构
20
和部分衬底
10
上的第二侧墙介质层
192
,保留第一侧墙
221
和第二栅极结构
21
两侧的第二侧墙介质层
192。
即第二侧墙
222
位于第一侧墙
221
和第二栅极结构
21
的侧壁上,并位于衬底
10


在本实施例中,形成的侧墙结构
22
包括第二侧墙
222
和第一侧墙
221
,侧墙结构
22
的材料为低介电常数的材料,能够降低半导体器件中栅极到漏极侧导电插塞的寄生电容

在其他实施例中,可以形成叠层材料的第二侧墙介质层
192
,从而形成叠层的侧墙结构,具体依据制作要求进行选择

43.请参阅图7至图8所示,在本发明一实施例中,在形成侧墙结构
22
后,对衬底
10
进行离子注入,形成掺杂区

具体的,将衬底
10
放入离子注入设备中,在栅极的两侧,如图8中箭头方向所示,通过倾斜离子注入的方式进行第二类型离子注入,由于栅极的阻挡作用,形成第一轻掺杂区
231
和第二轻掺杂区
232。
其中,第一轻掺杂区
231
位于栅极一侧的衬底内,且由衬底
10
内延伸至第二栅极结构
21
远离第一栅极结构
20
的边缘,即第一轻掺杂区
231
的边缘与第二栅极结构
20
靠近第一轻掺杂区
231
的侧边对齐

第二轻掺杂区
232
位于栅极另一侧的衬底
10
内,第二轻掺杂区
232
的一端与浅沟槽隔离结构
14
接触,由于栅极的阻挡作用,第二轻掺杂区
232
的另一端在侧墙结构
22
和浅沟槽隔离结构
14
之间,即与侧墙结构
22
之间存在距离

其中,离子注入方向与衬底表面之间的夹角定义为离子的注入角度,注入角度例如

50
°
~60
°

通过控制注入角度的大小,以控制第一轻掺杂区
231
与栅极交叠范围

44.请参阅图8所示,在本发明一实施例中,在形成掺杂区的过程中,注入的第二类型离子例如为n型杂质或
p
型杂质,且与衬底
10
的掺杂类型相反

当半导体器件为n型半导体器件时,第一轻掺杂区
231
和第二轻掺杂区
232
中注入的第二类型离子为磷(
p
)或砷(
as
)等n型杂质,当半导体器件为
p
型半导体器件时,第一轻掺杂区
231
和第二轻掺杂区
232
中注入的第二类型离子为硼(b)或镓(
ga
)等
p
型杂质

在本实施例中,在第一轻掺杂区
231
和第二轻掺杂区
232
中,第二类型离子的注入剂量例如为5×
10
13
ions/cm2~1
×
10
14
ions/cm2,第二类型离子的注入能量例如为
10kev~20kev。
45.请参阅图8至图9所示,在本发明一实施例中,在形成第一轻掺杂区
231
和第二轻掺杂区
232
后,改变离子注入角度,如图9中箭头方向所示,以垂直衬底
10
的方式进行重掺杂,形成源极
241
和漏极
242。
其中,在形成源极
241
和漏极
242
的过程中,同样对第一栅极结构
20
进行掺杂

在本实施例中,源极
241
和漏极
242
位于侧墙结构
22
和浅沟槽隔离结构
14
之间的衬底
10


其中,不改变离子注入类型,即源极
241
和漏极
242
中注入的离子为第二类型离子,且源极
241
和漏极
242
中第二类型离子的注入剂量例如为2×
10
15
ions/cm2~5
×
10
15
ions/cm2,形成源极
241
和漏极
242
的注入能量例如为
20kev~50kev。
即源极
241
和漏极
242
的掺杂深度大于第一轻掺杂区
231
和第二轻掺杂区
232
的掺杂深度

通过在同一设备中,进行轻掺杂区和重掺杂,且只需改变注入条件即可完成,能够简化制作工艺,减少制作程序,能够提高企业生产效率,降低生产成本

46.请参阅9所示,在本发明一实施例中,源极
241
和第一轻掺杂区
231
位于栅极的同一侧,且源极
241
不完全覆盖第一轻掺杂区
231
,因此,在最终半导体器件中,源极一侧设置有轻掺杂区

漏极
242
和第二轻掺杂区
232
位于栅极的同一侧,且漏极
242
完全覆盖第二轻掺杂区
232
,且注入深度和剂量大于第二轻掺杂区
232
,因此,在最终半导体器件中,轻掺杂区只设置在栅极靠近源极
241
一侧的衬底
10
内,且不设置在栅极靠近漏极
242
一侧的衬底
10


通过在漏极侧不设置轻掺杂区,能够提高
mos
晶体管的耐压能力,同时第二栅极结构
21
能够降低导通电阻,以防止因漏极一侧不设置轻掺杂区而导致的电阻增大,因此,获得低电阻高耐压的
mos
晶体管

47.请参阅9所示,在本发明一实施例中,在形成源极
241
和漏极
242
后,衬底
10
进行快速热退火制程(
rapid thermal anneal

rta


其中,退火温度例如为
1000℃~1200℃
,退火时间例如为
0.5h~2h
,且退火制程是在稳定气体氛围下进行,例如在氮气氛围下进行

通过退火制程,激活源极
241、
漏极
242
和第一轻掺杂区
231
中的掺杂离子,修复晶格损伤

在退火过程中,第一轻掺杂区
231
中的掺杂离子会扩散到第二栅极结构
21
的下方,因扩散距离较小,附图中并未示出

48.请参阅9至图
10
所示,在本发明一实施例中,在形成源极
241
和漏极
242
后,在栅极

源极
241
和漏极
242
上形成自对准硅化物(
self-aligned block

sab

25
,即自对准硅化物
25
覆盖栅极

源极
241
和漏极
242
的顶部

其中,自对准硅化物
25
例如为硅化镍(
nisi
)或硅化钴(
cosi
)等金属硅化物,以降低后续金属连线与半导体器件的接触电阻

具体的,在衬底
10
及栅极上沉积金属材料,例如钛

钴或镍等,通过快速退火处理的方式,金属材料与衬底
10
和栅极中的硅反应,形成金属硅化物,最后,去除未反应的金属材料,形成自对准硅化物
25。
49.请参阅
10
至图
11
所示,在本发明一实施例中,在形成自对准硅化物
25
后,在自对准
硅化物
25
上形成层间介质层
26
,层间介质层
26
覆盖在衬底
10
的表面上

在本实施例中,可以例如通过高密度等离子体化学气相沉积法在衬底
10
上形成层间介质层
26
,层间介质层
26
的厚度例如为
500nm~800nm
,层间介质层
26
的材料例如为二氧化硅等

在层间介质层
26
内形成多个与自对准硅化物
25
连通的开孔(图中未显示),并在开孔内沉积导电材料,例如通过沉积工艺向开孔内沉积金属材料,例如沉积钛
/
氮化钛阻挡层及金属钨,从而形成导电插塞

导电插塞包括第一导电插塞
27、
第二导电插塞
28
和第三导电插塞
29
,其中,第一导电插塞
27
设置在源极
241
上,与源极
241
上的自对准硅化物
25
连接,第二导电插塞
28
设置在栅极上,与栅极上的自对准硅化物
25
连接,第三导电插塞
29
设置在漏极
242
上,与漏极
242
上的自对准硅化物
25
连接

通过设置多个导电插塞,便于半导体器件与后续线路的连接

50.请参阅
11
所示,在本发明一实施例中,在获得的半导体器件中,当栅极施加电压时,第二栅极结构
21
可以使其下方的衬底表面形成反型层,从而可以降低开启电阻,有利于提高半导体器件开启电流

其中,反型层的宽度
d3
和第二栅极结构
21
的宽度相等,即形成增加宽度的反型层

第一栅极结构
20
到第三导电插塞
29
的距离定义为第一距离
d1
,反型层到第三导电插塞
29
的距离,即第二栅极结构
21
到第三导电插塞
29
的距离定义为第二距离
d2
,且
d1》d2
,即增大了第一栅极结构
20
到第三导电插塞
29
的距离,从而可以降低二者之间的寄生电容

本发明并不限
d1

d2
之间的关系,在本发明一实施例中,
1.4≤d1/d2≤1.7。
且通过第一类型离子掺杂,降低了侧墙结构
22
的介电常数,从而降低半导体器件中栅极到漏极侧导电插塞的寄生电容,提高工作频率

通过在形成侧墙结构
22
之后,利用倾斜离子注入的方式进行轻掺杂,从而在半导体器件中,只在源极一侧形成轻掺杂区,在漏极一侧没有轻掺杂区,以提高漏极一端的击穿电压,提高半导体器件的耐压性,提高半导体器件的质量

51.综上所述,本发明提供一种半导体器件及其制作方法,本技术意想不到的技术效果是通过离子注入形成侧墙结构,能够降低侧墙结构的介电常数,从而降低栅极到漏极导电插塞的寄生电容,提高工作频率,能够减少电阻电容延迟效应,改善负偏置温度不稳定性的寿命;通过设置宽度较大的第二栅极结构,可以在衬底表面形成增加宽度的反型层,从而可以降低开启电阻,有利于提高器件开启电流;通过在同一设备中,进行轻掺杂区和重掺杂,能够简化制作工艺,减少制作程序,能够提高企业生产效率,降低生产成本;通过在漏极一侧未设置轻掺杂区,能够提高半导体器件的耐压能力,同时能够降低沟道电阻,降低导通电阻,获得低电阻高耐压的半导体器件,提高半导体器件的击穿电压,改善半导体器件的性能

52.以上公开的本发明实施例只是用于帮助阐述本发明

实施例并没有详尽叙述所有的细节,也不限制该发明仅为所述的具体实施方式

显然,根据本说明书的内容,可作很多的修改和变化

本说明书选取并具体描述这些实施例,是为了更好地解释本发明的原理和实际应用,从而使所属技术领域技术人员能很好地理解和利用本发明

本发明仅受权利要求书及其全部范围和等效物的限制

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